技术领域
[0003] 本发明的实施例和实现涉及非易失性“一次性可编程”(OTP)型存储器单元。
相关背景技术
[0004] 通常，一次可编程存储器单元充当熔丝(fuse)或反熔丝，其状态以不可逆方式改变，例如通过向存储器单元施加高编程电压或击穿电压来击穿电介质，使得存储器单元从非导电状态转变到导电状态，从而改变其电阻。
[0005] 例如，反熔丝形式的一次性可编程存储器单元通常包括在其两个电极之间具有介电层的电容器。该电容器可以由源极和漏极连接的MOS晶体管形成。根据所施加的编程电压和编程时间，可获得完全横穿电容器的介电层的导电通道，这是本领域技术人员已知的“硬击穿(hard breakdown)”现象。然后将介电层称为“被(电)击穿(broken down)”。
[0006] 结果，该导电通道最终将电容器的状态从不导电改变为导电，即存储器单元的电阻。例如在所创建的导电通道完全横穿电容器的介电层时，存储器单元的逻辑值(例如最初等于“0”)变为“1”。
[0007] 通常，反熔丝结构包括作为电容器安装的具有薄栅极氧化物的第一MOS晶体管，以便允许该氧化物的击穿，以及具有较厚栅极氧化物的第二晶体管，用于处理第一晶体管的氧化物的击穿并读取该结构以便确定其逻辑状态。
[0008] 然而，这种OTP存储器单元结构使用两个晶体管，这对硅覆盖区是有害的(detrimental)。
[0009] 因此，需要提出一种更紧凑的OTP存储器单元。
具体实施方式
[0062] 在图1中，附图标记DIS表示集成存储器装置，在此包括一次性可编程存储器单元CEL(称为“OTP”单元)。
[0063] 如下文更详细地论述的，此存储器单元CEL包含打算被击穿或不被击穿的第一电隔离区域，所述存储器单元CEL在存在未被击穿的第一隔离区域时具有第一逻辑状态，并且在存在被击穿的第一隔离区域时具有第二逻辑状态。
[0064] 存储器装置DIS还包括具有标准和已知结构的第一电路MT1，该第一电路MT1被配置为对单元CEL施加击穿电位差HV，以便击穿该第一隔离区域，从而向单元CEL提供(confer)第二逻辑状态。
[0065] 装置DIS还包括第二电路MT2，其也具有标准且已知的结构，第二电路MT2被配置为在存储器单元的两个位置之间施加读取电压RV，以便确定在这两个位置之间流动的电流IRV的值，并且因此确定存储器单元的逻辑状态。
[0066] 如图2所示，存储器装置DIS可以包括存储器平面(plan)PM，该存储器平面PM包括以行和列布置的存储器单元CELi,j的矩阵。
[0067] 因此，每一存储器单元CELi,j连接到字线WL以用于接收读取电压RV。
[0068] 存储器单元CELi,j也连接到位线BL，读取电流IRV将在位线BL上流动。
[0069] 因此，第二电路MT2包括连接到字线WL的电路CTR2，其具有标准的和已知的结构，并且传递读取电压RV。
[0070] 此外，第二电路MT2包括例如具有用于确定读取电流IRV的值的标准和已知结构的读出放大器SA2。
[0071] 现在更具体地参照图3至图10来描述第一变型的若干实施例。
[0072] 在该第一变型中，存储器单元CEL包括PIN二极管，标记为DPIN，在图10中示意性地示出。
[0073] 更具体地说，该PIN二极管DPIN是具有三个接触的二极管。
[0074] 连接到阳极区域的第一接触CT1连接到字线WL。
[0075] 连接到阴极区域的第二接触CT2连接到位线BL，而第三接触CT3用于接收击穿电压HV。
[0076] 现在更具体地参考图3，示出了一次性可编程存储器单元CEL包括例如由硅制成的第一半导体条BR1，其具有下表面FI和与下表面相对的上表面FS。
[0077] 该第一条在此包括PIN二极管DPIN，其包括在阳极区域RAN和阴极区域RCAT之间的本征多晶硅区域RINT。
[0078] 本征多晶硅区域RINT具有例如小于1015原子/cm3的掺杂剂浓度。
[0079] P+掺杂阳极区域RAN具有例如1020原子/cm3量级的掺杂剂浓度。
[0080] N+掺杂阴极区域具有例如1020原子/cm3量级的掺杂剂浓度。
[0081] 第一条的下表面FI包括第一区FIZ1，其包括阳极区域RAN的下表面的至少一部分。
[0082] 这里由具有例如大约20埃厚度的二氧化硅薄层形成的第一隔离区域RIS1位于第一区FIZ1与具有例如N型导电类型的衬底半导体区域SB之间。
[0083] 该衬底半导体区域可以是衬底本身或P型衬底中的N型掺杂阱。
[0084] 存储器单元CEL还包括第二电隔离区域RIS2，这里是本领域技术人员公知的浅沟槽，如位于PIN二极管的下表面FI的第二区FIZ2与衬底半导体区域SB之间的浅沟槽隔离(STI)。
[0085] PIN二极管的下表面的第二区FIZ2与第一区FIZ1邻近，并包括PIN二极管的下表面的剩余部分。
[0086] 浅隔离沟槽RIS2邻近第一隔离区域RIS1延伸。
[0087] 第一条BR1在其具有标准和已知结构的侧面上还包括隔离间隔件ESP。
[0088] 第一条的上表面FS在阳极区域RAN上方具有例如由CoSi2制成的金属硅化物层ZS，以及与硅化区ZS接触的例如由铜或钨制成的第一导电接触CT1。
[0089] 同样，第一条的上表面FS在阴极区域上方还包括例如也由CoSi2制成的金属硅化物区ZS，以及与该硅化区ZS接触的第二导电接触CT2。
[0090] 第一条的上表面FS的剩余部分覆盖有被表示为Siprot(硅化保护层)的保护层，该保护层用于在存储器单元的制造期间保护其下方的条的上表面的部分免于硅化。
[0091] 该保护层包括例如二氧化硅或覆盖有氮化硅的二氧化硅层的堆叠的层。
[0092] 单元CEL还包括在衬底区SB内的掺杂区ZSP，其具有P型导电类型和例如1020原子/3
cm量级的掺杂剂浓度，由金属硅化物区ZS覆盖，以及接触该硅化区ZS的第三导电接触CT3。
[0093] 还可以在该掺杂区ZSP邻近提供例如浅沟槽型的隔离区域RIS10，以便将其与集成电路的其它部件电隔离。
[0094] 如下面更详细示出的，高击穿电压HV将施加在第一接触CT1与第三接触CT3之间，例如通过将电压HV施加到这两个接触中的一者并且将接地施加到另一者。
[0095] 另一方面，读取电压RV将施加在两个接触CT1与CT2之间，例如通过将电压RV施加到第一接触CT1并将接地施加到第二接触CT2，以便正向偏置二极管DPIN并读取相应的电流IRV。
[0096] 当然，可以将第三接触CT3放置在另一位置。因此，例如，如图4所示，可以在阳极区域RAN的任一侧放置两个第三接触CT3。
[0097] 现在将更具体地参考图5来描述也使用PIN二极管DPIN的存储器单元CEL的另一实施例。
[0098] 现在将仅描述与图3所示实施例的不同之处。
[0099] 图5的存储器单元CEL还包括例如硅的第一半导体条BR10，其结合了包括阳极区域RAN、本征多晶硅区域RINT和阴极区域RCAT的PIN二极管DPIN。
[0100] 与图3中的单元CEL的一个区别是第一隔离区域RIS1的位置。
[0101] 实际上，在图5中，PIN二极管DPIN的下表面的第一区FIZ1包括阴极区域RCAT的下表面的一部分，PIN二极管的下表面的第二区FIZ2被定位为与第一区FIZ1邻近，并且包括PIN二极管DPIN的下表面的剩余部分。
[0102] 因此，在该实施例中，第一隔离区域RIS1(二氧化硅薄层)位于阴极区域和衬底区域SB之间，而第二隔离区域RIS2(例如浅沟槽型)位于PIN二极管的剩余部分与衬底区SB之间。
[0103] 此外，这里衬底区域SB包括重掺杂的N+区域ZSN，其具有例如1020原子/cm3量级的掺杂浓度，并且第三接触CT3经由金属硅化物区域ZS接触该掺杂区域ZSN。
[0104] 另一隔离区域RIS10被定位为与高掺杂区ZSN邻近，以可能地将该区ZSN与其它元件隔离。
[0105] 在该实施例中，高击穿电压HV施加在第二接触CT2与第三接触CT3之间。
[0106] 读取电压RV总是施加在第一接触CT1与第二接触CT2之间。
[0107] 这在图11A和图11B中更具体地示出。
[0108] 因此，如图11A所示，为了击穿第一隔离区域RIS1(栅极氧化物类型的薄层)，第一电路MT1在第一接触CT1与第三接触CT3之间或者在第二接触CT2与第三接触CT3之间施加100微秒量级的击穿电压HV，例如7.5伏量级的击穿电压HV。例如，可以将电压HV施加到接触CT1与CT2中的任一者，并且将接地施加到第三接触CT3(步骤ST110)。
[0109] 这导致在步骤ST111中第一隔离区域RIS1的击穿。
[0110] 结果，DPIN二极管不再工作。
[0111] 在图11B中更具体地示出了存储器单元CEL的逻辑状态的确定。
[0112] 因此，第二电路MT2在步骤ST112中在第一接触CT1与第一接触CT2之间施加读取电压RV，以便直接读取二极管。
[0113] 该读取电压可以在1伏特的量级。
[0114] 在步骤ST113中，感测放大器SA2确定由读取电压RV的施加产生的电流IRV的值。
[0115] 然后获得电流IRV1和IRV2的两个可能值，电流IRV1的值大于电流IRV2的值。
[0116] 如果检测到电流IRV1，则存储器单元CEL具有对应于未被击穿的第一隔离区域RIS1(栅极氧化物)的第一逻辑状态ETL1的此电路。
[0117] 另一方面，如果检测到电流IRV2，那么这对应于存储器单元CEL的第二逻辑状态ETL2，所述第二逻辑状态ETL2对应于被击穿的第一隔离区域RIS1。
[0118] 现在具体参考图6，图6示出了作为施加到PIN二极管的阳极的读取电压RV的函数的读取电流IRV的演变，可以看出，当PIN二极管工作时，即具有非击穿栅极氧化物RIS1时，电流IRV遵循曲线CV1。
[0119] 更准确地说，对应于电流IRV1的演变的曲线CV1从大于10皮安的初始值减小，直到它达到1皮安量级的值，然后，当二极管变为导通时，电流IRV1突然增加，以在1伏量级的读取电压RV周围达到10微安量级的值。
[0120] 另一方面，如果栅极氧化物RIS1被击穿，则二极管不再工作，并且电流IRV2遵循图3的实施例的情况下的曲线CV2或图5的实施例的情况下的曲线CV3。
[0121] 因此，可以看出的是，在电流IRV1的值与电流IRV2的值之间存在显著差异，这允许在两个逻辑状态之间进行容易的选择。
[0122] 还可以看出，将栅极氧化物RIS1设置在阳极区域下面比将栅极氧化物RIS1设置在阴极区域下面更有效，因为在第一位置，IRV1和IRV2值之间的差大于在第二位置IRV1和IRV2值之间的差。
[0123] 现在具体参考图7，以便说明存储器单元CEL的另一个实施例，该存储器单元CEL也使用BR1条，例如由硅制成，包括PIN二极管DPIN。
[0124] 再次，现在将仅描述图7和图3之间的差异。
[0125] 与图3的实施例相对地，PIN二极管DPIN在此经由隔离区域RIS1和RIS2搁置在例如由N型导电类型的硅制成的第二半导体条BR2上，该第二半导体条又搁置在例如浅沟槽型的第三隔离区域RIS3上，该第三隔离区域RIS3布置在N型导电类型的衬底SB内。
[0126] 此时，PIN二极管的下表面的第一区FIZ1包括本征多晶硅区域RINT的下表面的一部分，并且PIN二极管的下表面的第二区FIZ2位于第一区FIS1的任一侧。
[0127] 第一隔离区域RIS1包括栅氧化物类型的第一隔离层，而第二隔离区域RIS2包括比第一隔离层厚的第二隔离层，并且这里由二氧化硅10、氮化硅11和二氧化硅12堆叠形成。
[0128] 第三接触CT3通过硅化区ZS连接到第二条BR2的边缘。
[0129] 参考图11A和图11B描述的RIS1区的可能击穿的实现以及存储器单元CEL的逻辑状态的确定也适用于图7的这个实施例。
[0130] 图8和图9示出了使用PIN二极管DPIN的存储器单元CEL的另一实施例，其中图9是沿图8的线IX－IX的截面图。
[0131] 与图7的实施例相比，第三接触CT3所连接到的半导体区域此时不再是图7的第二条BR2，而是在第一隔离区域RIS1下方延伸穿过第四隔离沟槽RIS4(例如浅沟槽隔离型(STI))的半导体沟槽TRN。
[0132] 该半导体沟槽TRN，例如由具有例如1020原子/cm3量级的掺杂剂浓度的高掺杂N型硅制成，也通过电绝缘壳体RIS5与下面的衬底SB隔离。
[0133] 在该实施例中，虽然可以只提供一个第三接触CT3，如图9所示，但是可以在PIN二极管的本征半导体区域RINT的任一侧提供两个接触。
[0134] 应注意的是，在图7到图9中，出于简化这些图的目的，未展示Siprot区域和ESP间隔件，但当然此区域和这些间隔件以类似于其存在于图3的BR1条上的方式存在于BR1条上。
[0135] 现在更具体地参考图12来说明存储器单元CEL的另一实施例。
[0136] 在该实施例中，不再使用三个接触PIN二极管，而是使用例如由硅制成的第一半导20 3
体条BR100，其具有均匀的导电类型，例如掺杂浓度为10 原子/cm量级的P+型导电类型。
[0137] 除了该差异之外，图12的单元CEL的结构与图3的相似。
[0138] 通过在第一接触CT1与第三接触CT3之间施加例如高电压HV来执行第一隔离区域RIS1的击穿，并且在接触CT1与CT2之间施加读取电压RV之后执行电流IRV的读取。
[0139] 条BR100是电阻条。
[0140] 图12的实施例当然比使用PIN二极管的实施例更易于实现。
[0141] 如果第一区域RIS1未被击穿，则两个接触CT1和CT2之间的电阻具有第一电阻值。
[0142] 然而，如果第一隔离区域RIS1被击穿，则两个接触CT1和CT2之间的电阻值大于BR100条的电阻值。
[0143] 结果，如果第一隔离区域RIS1未被击穿，则IRV电流的值将高于存在击穿区RIS1时的IRV电流的值。
[0144] 在这种情况下，这两个值之间的差小于使用PIN二极管时的差。
[0145] 因此，此实施例在选择存储器单元CEL的逻辑状态方面不如使用PIN二极管的实施例有效。
[0146] 本发明不限于上述实施例和实现。
[0147] 因此，如图13所示，可以组合图3和图5的实施例。
[0148] 更准确地说，半导体区域包括衬底半导体区域SB，并且PIN二极管DPIN的下表面的第一区FIZ1包括阳极区域RAN的下表面的至少一部分和阴极区域RCAT的下表面的至少一部分。
[0149] PIN二极管的下表面的第二区FIZ2位于阳极区域RAN的下表面的所述至少一部分与阴极区域RCAT的下表面的所述至少一部分之间，并且包括PIN二极管的下表面FI的剩余部分。
[0150] 第二隔离区域RIS2包括在PIN二极管的下表面的第二区FIZ2下方延伸的浅隔离沟槽。
[0151] 第一隔离区域RIS1包括分别位于浅隔离沟槽RIS2的任一侧上的两个隔离层，例如栅极氧化物类型的电介质层。
[0152] CELL包括与覆盖衬底区域SB内的过掺杂区ZSP的硅化区ZS接触的第三接触CT3，以及与覆盖衬底区域SB内的过掺杂区ZSN的硅化区ZS接触的另一第三接触CT3。
[0153] 在该实施例中，可以如下地施加高击穿电压HV：a)仅在第一接触CT1与第三接触CT3之间，b)仅在第二接触CT2与另一第三接触CT3之间，c)在第一接触CT1与第三接触CT3之间以及在第二接触CT2与另一第三接触CT3之间，并且连续地或同时地。
[0154] 情况c)有助于更好地区分对应于第一隔离区域RIS1的“击穿”和“未击穿”状态的存储器单元的两个逻辑状态。
[0155] 读取电压RV总是施加在第一接触CT1与第二接触CT2之间。
