[0001] 本公开涉及感测电路，更具体地涉及用于存储器电路的高速感测电路的实施例。

[0002] 现代集成电路(IC)设计中考虑的常见因素包括但不限于性能、功率缩放和尺寸缩放。然而，关于这些因素之一的改进往往会导致关于一个或多个其他因素的不希望的折衷。
例如，在诸如非易失性存储器(NVM)结构之类的存储器结构中，用于改进性能(例如，提高感
测速度)的修改可能导致功率和/或面积消耗的显著增加。

[0018] 如上所述，在存储器电路中，用于在读取操作期间提高感测电路性能的常规技术可能导致功率和/或面积消耗的显著增加。

[0019] 鉴于上述，本文公开了多轨感测电路结构的实施例。多轨感测电路结构被配置用于在不显著增加面积消耗的情况下在感测操作(即，读取操作)期间提高性能(即，增加感测
速度)和降低功耗。通过使用设置在不同电压电平的正电压轨和预充电晶体管的组合的电
压均衡处理来实现降低的感测速度和降低的功耗。具体地，感测电路可以连接到多个电压
轨，因此其被称为多轨感测电路。电压轨可以包括处于第一电压电平(VDD1)的第一电压轨
和处于第二电压电平(VDD2)的第二电压轨，第二电压电平例如设置在VDD1和地之间。在感
测操作期间，VDD1可以向感测电路供电，以在一对感测节点上产生电压参数(例如，数据电
压(Vdata)和参考电压(Vref))之间的电压差(Vdiff)。电压比较器可以对Vdata和Vref进行
采样，并且基于可检测的(detectable)电压差(minVdiff)(例如，110mV‑140mV，例如～
115mV)，可以保持数据输出值(Dout)或切换Dout。为了在感测操作期间增加在感测节点上
Vdata和Vref之间的minVdiff发展(develop)的速度，可以在感测操作开始时执行均衡处
理。在该均衡处理中，预充电晶体管可以被脉冲导通和关断，以将感测节点上的Vdata和
Vref快速均衡到VDD2。在均衡之后，Vdata和Vref只需要从VDD2上拉或下拉相对少量的毫伏
就可以实现minVdiff。因此，电压比较器对Vdata和Vref的采样可以在感测操作开始之后较
早地(例如，小于5ns，甚至小于4ns，例如在3.6ns处，而不是14ns或更大)执行。这样，减少了
执行感测操作和为感测电路供电所需的总时间(即，增加了感测速度并降低了功耗)。本文
还公开了包含这种多轨感测电路的存储器结构的实施例。

[0020] 图1是示出被配置为提高感测速度且降低功耗的多轨感测电路100的实施例的示意图。图2是示出可以包含在该感测电路100中的电压比较器170的示例的示意图。图3是示
出可以包含多轨感测电路(例如包括电压比较器170的多轨感测电路100)的存储器结构300
的一个实施例的示意图。

[0021] 结合图1‑2参考图3，存储器结构300可以包括存储器基元301的阵列310。存储器基元301可以按列(例如，参见列C0‑Cm)和行(例如，参见行R0‑Rn)布置。为了便于说明，图中的
列被显示为在Y方向上取向，行被显示为在X方向上取向。图中所示的列和行的取向并非旨
在限制。替代地，列可以在X方向上取向，行可以在Y方向上取向。在任何情况下，列都基本垂
直于行，其中，每个存储器基元301位于一列和一行之间的交叉处(即，每个存储器基元302
位于一个特定列和一个特定行内)。

[0022] 存储器结构300还可以包括分别用于列C0‑Cm的位线311和源极线313，以及分别用于行R0‑Rn的字线312。每列中的所有存储器基元301可以电连接在用于该列的源极线313和
位线311之间。每行中的所有存储器基元301可以电连接到用于该行的字线312。

[0023] 存储器基元301例如可以是能够使用单端(single‑ended)感测方案读出的类型的NVM基元。也就是说，可以使用单端感测方案来感测存储在NVM基元中的数据值。具体地，存
储器基元301可以是电阻式NVM基元(在本文中也被称为电阻式可编程NVM基元)。图4是示出
电阻式NVM基元的示例的示意图。该电阻式NVM基元可以包括可编程电阻器420(在本文中也
被称为可变电阻器)和存取晶体管410(例如，N沟道场效应晶体管(NFET))，它们串联地连接
在用于列的位线311和源极线313之间。可编程电阻器420可以具有连接到位线311的第一端
子421和与第一端子421相对的第二端子422。存取晶体管410可以具有连接到第二端子422
的漏极区、连接到源极线313的源极区以及连接到用于行的字线312的栅极。可编程电阻器
420可以是适合在电阻式NVM基元中使用的任何类型的可编程电阻器。例如，可编程电阻器
420可以是磁隧道结(MTJ)型可编程电阻器420A(参见图5A‑5B)、相变存储器(PCM)型可编程
电阻器420B(参见图6A‑6B)、或电阻式随机存取存储器(RRAM)型可编程电阻器420C(参见图
7A‑7B)、或被配置为通过向两个端子中的一个或全部两个端子施加特定偏置条件，使得电
阻器的电阻可以在至少两个不同的稳定电阻状态之间变换的任何其他合适类型的可编程
电阻器。例如，这种可编程电阻器的电阻状态可以改变为高电阻状态以存储第一逻辑值，或
者改变为低电阻状态以存储第二逻辑值。高电阻状态可以表示存储的逻辑值“1”，低电阻状
态可以表示存储的逻辑值“0”，反之亦然。

[0024] 更具体地，图5A‑5B示出了可以包含在图4的电阻式NVM基元中(并且因此被用于存储器基元301)的MTJ型可编程电阻器420A。这种MTJ型可编程电阻器420A通常是后段制程
(BEOL)多层结构，其包括位于第一端子421处的自由铁磁层514(可被称为可切换层)、位于
第二端子422处的固定铁磁层512(也被称为钉扎层)，以及位于自由铁磁层514和固定铁磁
层512之间的薄电介质层513(例如，薄氧化物层)。根据写入操作期间第一端子421和第二端
子422上的偏置条件，MTJ型可编程电阻器420A呈现不同的电阻(例如，低电阻或高电阻)。例
如，在写入操作期间，高的正电源电压(VDD)可以被施加到第二端子422，并且第一端子421
可以被放电到地(例如，0V)。在这种情况下，流过器件的电流导致自由铁磁层514切换到(或
保持)反平行电阻(RAP)状态(也被称为高电阻状态)，从而存储第一逻辑值(例如，位值“1”)
(参见图5A)。替代地，在写入操作期间，VDD可以被施加到第一端子421，并且第二端子422可
以被放电到地(例如，在0V)。在这种情况下，流过器件的电流导致自由铁磁层514切换到(或
保持)平行电阻(RP)状态(也被称为低电阻状态)，从而存储第二逻辑值(例如，位值“0”)(参
见图5B)。

[0025] 图6A‑6B示出了可以包含在图4的电阻式NVM基元中(并且因此被用于存储器基元301)的PCM型可变可编程电阻器420B。这种PCM型可变电阻器采用具有呈现不同电阻的可编
程结构相的相变材料611(例如，硫族化合物)。相位的切换取决于局部温度，局部温度由所
施加的电压的长度和强度控制。例如，可以通过向端子421‑422中的一个或全部两个施加短
的高压脉冲，以便将相变材料快速加热到其熔点以上来实现从结晶相到非晶相的切换以存
储第一逻辑值(例如，位值“1”)(参见图6A)。可以通过向端子421‑422中的一个或全部两个
施加较长的较低电压脉冲，以便将相变材料加热到其结晶温度，然后允许其冷却，来实现从
非晶相到结晶相的切换以存储第二逻辑值(例如，位值“0”)(参见图6B)。

[0026] 图7A‑7B示出了可以包含在图4的电阻式NVM基元中(并且因此被用于存储器基元301)的RRAM型可编程电阻器420C。这种RRAM型可编程电阻器通常也是BEOL多层结构，其包
括由电介质层713(例如，氧化铪(HfOx)或某种其他合适的氧化物层，也被称为切换层)分隔
开的两个金属层712和714。根据写入操作期间第一端子421和第二端子422上的偏置条件，
电介质层713中的离子可以迁移以：(a)分解(break‑up)金属层712和714之间的导电丝
(conductive filament)，使得电阻器处于高电阻状态，从而存储第一逻辑值(例如，位值
“1”)，或者(b)在电介质层713中生长在金属层712和714之间延伸的导电丝715，使得电阻器
处于低电阻状态，从而存储第二逻辑值(如，位值“0”)。

[0027] 替代地，存储器基元301可以是使用单端感测方案读出的任何其他类型的NVM基元的存储器基元。例如，每个存储器基元301可以是阈值电压(Vt)可编程场效应晶体管(FET)。
图8是示出Vt可编程FET，特别是Vt可编程NFET 810的示意图。Vt可编程NFET 810可以包括：
栅极820，其电连接到用于行的字线312；漏极区，其电连接到用于列的位线311；以及源极
区，其电连接到用于同一列的源极线313。栅极820可以被配置为，根据施加到栅极、源极和
漏极端子的偏置条件，选择性地对Vt进行编程(即，改变)，并且更具体地，Vt可以在高Vt状
态和低Vt状态之间切换，在高Vt状态下，晶体管更具电阻性，以存储第一逻辑值(例如，逻辑
值“1”)，在低Vt状态下，晶体管的电阻较小/导电性较强，以存储第二逻辑值(例如，逻辑值
“0”)。因此，栅极820可以有效地用作数据存储节点。示例Vt可编程FET包括但不限于电荷陷
阱场效应晶体管(CTFET)、铁电场效应晶体管(FeFET)和浮栅场效应晶体管(FGFET)。这样的
Vt可编程FET在本领域中是公知的，因此，其细节从本说明书中省略，以便允许读者关注于
所公开的实施例的突出方面。

[0028] 再次参考图3，存储器结构300还可以包括控制器390以及与控制器390通信的外围电路391‑393和100，其连接到阵列310并且被配置为响应于来自控制器390的各种控制信号
来便于存储器基元操作(例如，写和读)。外围电路可以包括：行控制块391，其电连接到用于
行的WL 312，并且例如包括地址解码逻辑和字线驱动器，以根据存储器基元的类型和操作
模式适当地偏置特定字线。外围电路还可以包括：列控制块392，其电连接到用于列的位线
311和源极线313，并且例如包括列地址解码逻辑和位线驱动器以及源极线驱动器，以根据
存储器基元的类型和操作模式适当地偏置特定位线和源极线。外围电路还可以包括列解码
器393。列解码器393例如可以包括列地址解码逻辑和至少一个多路复用器(MUX)。每个MUX
可以具有连接到用于多个列的多条位线的多个位线输入。每个MUX还可以具有连接到第一
输入线151(在此也被称为数据线(DL))的输出，该第一输入线151连接到或可连接到感测电
路100。每个MUX可以被配置为在与阵列310中位于特定列及特定行中的选定存储器基元301
有关的感测操作(在本文中也被称为读取操作)期间选择性地将用于该特定列的特定位线
连接到DL 151，且由此连接到感测电路。出于说明的目的，图3示出了被配置为将存储器阵
列中的任一位线连接到数据线151的单个MUX。然而，应当理解，这些附图并非旨在限制。其
他存储器结构实施例可以包括通过相应的DL分别连接到多个感测电路的多个MUX。在这种
情况下，连接到感测电路的每个MUX可以连接到位线的子集(例如，用于两列的两条位线、用
于四列的四条位线等)，并且可以被配置为在感测操作期间选择性地将子集的一条特定位
线连接到对应的DL。上述外围电路特征在本领域中是公知的，因此，其细节从本说明书中省
略，以便允许读者关注于所公开的实施例的突出方面。

[0029] 结合图3参考图1‑2，外围电路还可以包括感测电路100，其在本文中也被称为多轨感测电路，因为它连接到多个电压轨。这些电压轨可以包括处于第一电压电平(特别地处于
第一正电源电压电平(VDD1))的第一电压轨181和处于第二电压电平(特别地处于不同于
VDD1的第二正电源电压电平(VDD2))的第二电压轨182。例如，VDD2可以小于VDD1，更具体
地，可以在地(GND)和VDD1之间。在一些实施例中，VDD2可以被设置为处于GND和VDD1之间的
大致中间的电平(例如，VDD2～1/2*VDD1)。因此，例如，如果VDD1在1.6V到1.7V的范围内(例
如，1.65V)，则VDD2可以在.525V到1.125V的范围内(例如，.825V)。

[0030] 通常，感测电路100可以包括感测节点的对，具体地，第一感测节点155(其在本文中也被称为数据感测节点)和第二感测节点165(其在本文中也被称作参考感测节点)。交叉
耦合晶体管157和167的对可以分别电连接到感测节点155和165，并且电连接到第一电压轨
181。预充电晶体管156和166的对可以分别电连接到感测节点155和165，并且电连接到第二
电压轨182。在感测操作期间，处于VDD1的第一电压轨可用于对感测电路100供电，并且响应
于接收到的输入(例如，数据电流(Idata)和参考电流(Iref)，如下文更详细地讨论的)，分
别在感测节点155和165上产生Vdata和Vref之间的电压差(Vdiff)。电压比较器170可以对
Vdata和Vref进行采样，并且基于可检测的电压差(minVdiff)(例如，110mV‑140mV，例如，～
115mV)，维持输出175处的数据输出值(Dout)的值，或将该值切换到高或低Dout。为了在感
测操作期间增加感测电路100中Vdata和Vref之间的minVdiff的发展速度，可以在感测操作
开始时执行均衡处理。在该均衡处理中，预充电晶体管156和166可以被脉冲导通和关断，以
将感测节点155和165上的Vdata和Vref快速均衡到VDD2。在均衡之后，Vdata和Vref只需要
从VDD上拉或下拉某个小数量的毫伏就可以实现minVdiff。因此，电压比较器170对Vdata和
Vref的采样可以在感测操作开始之后较早地(例如，小于5ns，或甚至小于4ns，例如在3.6ns
处，而不是14ns或更大)执行。这样，减少了执行感测操作和为感测电路供电所需的总时间
(即，增加了感测速度并降低了功耗)。

[0031] 更具体地，感测电路100可以包括第一部分150(例如，数据部分)和第二部分160(例如，参考部分)，每个部分包括多个晶体管(例如，多个金属氧化物半导体场效应晶体管
(MOSFET))。

[0032] 第一部分150可以包括第一晶体管157(例如，P沟道MOSFET)、第二晶体管154(例如，N沟道MOSFET)和第三晶体管156(例如，另一N沟道MOSFET)。第一晶体管157可以串联地
电连接在第一电压轨181和第二晶体管154之间，并且第一感测节点155(在本文中也被称为
数据感测节点)可以位于第一晶体管157和第二晶体管154之间的结处。第二晶体管154(在
本文中也被称为感测使能晶体管)可以具有被连接以接收栅极偏置电压信号(VCASC)141
(例如，来自控制器390)的栅极。第三晶体管156可以电连接在第二电压轨182和第一感测节
点155之间，并且可以具有被连接以接收均衡使能信号(EQU)142的栅极，使得它是上述预充
电晶体管之一。第一部分150还可以包括：第一输入节点153(在本文中也被称为数据输入节
点)，其位于第二晶体管154和地之间的结处，并且可连接(例如，通过第一开关152)到第一
输入线151(在本文中也被称为数据线(DL))。第一开关152例如可以是N沟道MOSFET或一些
其他合适类型的开关结构，其被配置为响应于开关使能信号144.1(SWE1)(例如，来自控制
器390)而选择性地将DL 151电连接到数据输入节点153。如图3所示，DL 151可以连接到MUX 
393，如下面更详细讨论的，MUX 393选择性地将DL 151连接到特定位线，从而连接到选定的
存储器基元，以在感测操作期间感测选定的存储器基元的存储数据值。

[0033] 第二部分160可以包括第四晶体管167(例如，P沟道MOSFET)、第五晶体管164(例如，N沟道MOSFET)和第六晶体管166(例如，另一N沟道MOSFET)。第四晶体管167可以串联地
电连接在第一电压轨181和第五晶体管164之间，并且第二感测节点165可以位于第四晶体
管167和第五晶体管164之间的结处。第五晶体管164(例如，另一感测使能晶体管)可以具有
也被连接以接收VCASC 141的栅极。因此，第二晶体管154和第五晶体管164(即，感测使能信
号)由同一VCASC 141控制。第六晶体管166可以电连接在第二电压轨182和第二感测节点
165之间，并且可以具有被连接以接收EQU 142的栅极，使得它是上述预充电晶体管中的另
一个。第二部分160还可以包括：第二输入节点163(在本文中也被称为参考输入节点)，其位
于第五晶体管164和地之间的结处，并且可连接(例如，通过第二开关162)到第二输入线161
(在本文中也被称为参考线(RL))。第二开关162可以与第一开关152基本上相同，使得其被
配置为也响应于SWE1 144.1而选择性地将RL 161电连接到参考输入节点163。如图3所示，
RL 161可以电连接到参考基元301。该参考基元301例如可以是连接在RL 161和地之间的电
阻器，并且具有固定的或可编程的电阻，该电阻大约在存储器基元301的高电阻状态和低电
阻状态之间的中途。例如，如果表示存储的逻辑值“1”的存储器基元301的高电阻状态约为
100kOhm，而表示存储的逻辑值“0”的低电阻状态为约10kOhm，则参考基元302的固定或可编
程的电阻可以为约50kOhm。

[0034] 此外，应当注意，第一部分150内的第一晶体管157和第二部分160内的第四晶体管167可以是交叉耦合晶体管。例如，如上所述，第一晶体管157和第四晶体管167可以是P沟道
MOSFET。它们可以具有分别电连接到第一电压轨181的源极区和电连接到第一感测节点155
和第二感测节点165的漏极区。此外，第一晶体管157的栅极可以电连接到第二感测节点165
(即，在第四晶体管167的漏极区处)，并且，第四晶体管167的栅极可以电连接到第一感测节
点155(即，在第一晶体管157的漏极区处)，使得第一晶体管157和第二晶体管167交叉耦合。

[0035] 感测电路100还可以包括电压比较器170，如图1所示，并且在图2中更详细地进行图示。电压比较器170可以具有两个部分10和20。部分10可以包括串联地电连接在第一电压
输入171(其如上所述连接到数据感测节点155)和地之间的第七晶体管11和第八晶体管12。
部分20可以包括串联地电连接在第二电压输入172(其如上所述连接到参考感测节点165)
和地之间的第九晶体管21和第十晶体管22。这些晶体管11、12、21和22例如都可以是N沟道
MOSFET。第七晶体管11和第九晶体管21的栅极可以被连接以接收采样使能信号(SAMP)143
(例如，来自控制器390)。SAMP 143可以控制第七和第九晶体管的导通/关断状态(即，它们
是否导通)，从而控制电压比较器170的导通/关断状态(例如，它是否可用于执行电压比
较)。此外，第八晶体管12和第十晶体管22可以交叉耦合，其中第十晶体管22的栅极电连接
到第一电压输入171(从而电连接到第一感测节点155)，并且，第八晶体管12的栅极电连接
到第二电压输入172(从而电连接到第二感测节点165)。电压比较器170还可以包括输出部
分30。输出部分30可以包括串联连接的反相器32‑33的对，其输入端可连接(例如，通过开关
31)到位于第一电压输入171和第七晶体管11之间的中间节点139，其输出端电连接到输出
175。输出部分30还可以包括位于该对串联连接的反相器32‑33的输入端和输出端之间的切
换反馈路径。也就是说，串联连接的反相器32‑33的输入端和输出端是可连接的(例如，通过
开关35)。开关31和35可以是由两个不同的开关使能信号(例如，第二开关使能信号144.2
(SWE2)(例如，来自控制器390)和由反相器响应于SWE2而产生的反相的第二开关使能信号
(bSWE2))控制的基本相同类型的开关(例如，两个都是N沟道MOSFET或两个都是P沟道
MOSFET)，使得当开关31断开时，开关35闭合，反之亦然。替代地，开关31和35可以是由相同
信号SWE2 144.2控制的不同类型的开关(例如，P沟道MOSFET和N沟道MOSFET)，使得当开关
31断开时，开关35闭合，或是相反。

[0036] 在感测操作之前，感测电路100中的感测节点155和165上的Vdata和Vref最初处于GND和VDD1，或是相反，具体取决于先前感测操作的结果。此外，在电压比较器170的输出部
分30中，开关31将断开，使得串联连接的反相器32‑33与中间节点139断开连接，并且开关35
将闭合，因此反馈路径电连接串联连接的反相器32‑33的输入端和输出端，并且来自先前感
测操作的Dout保持稳定。

[0037] 然后，在存储器结构300的给定列和给定行中的选定的存储器基元301的感测操作期间，来自控制器390的控制信号可以使得用于该行的字线312上的字线电压变高，并且使
得MUX 393选择性地将用于该列的位线311连接到DL 151。SWE1使得开关152和162分别将DL 
151电连接到数据输入节点153，将RL 161电连接到参考输入节点163。VCASC 141变高，使第
二晶体管154和第五晶体管164(即，感测使能晶体管)导通，从而使感测电路100导通。作为
使感测使能晶体管154和164导通的结果，Idata开始经过第一部分150、DL 151和选定的存
储器基元301流到地，Iref开始经过第二部分160、RL 161和参考基元302流到地。如果选定
的存储器基元处于高电阻状态(表示存储的逻辑值“1”)，则Idata基元处于低电阻状态(表示存储的逻辑值“0”)，则Idata>Iref。交叉耦合晶体管157和167将
根据Idata和Iref之间的差，开始在分别位于感测节点155和165上的Vdata和Vref之间发展
新的电压差(Vdiff)。应当注意，VCASC 141是栅极偏置电压，其控制感测使能晶体管154和
164，从而控制流过选定的存储器基元和参考基元的电流以避免在感测操作期间的读取干
扰。VCASC 141的高值可以小于VDD1。例如，如上所述，VDD1可以在1.6V至1.7V的范围内，而
VCASC跨处理电压和温度可以处于例如0.5V至0.7V的范围内。

[0038] 在VCASC 141变高的时刻或接近该时刻，还执行感测节点电压均衡处理。具体地，EQU 142将在短时间段内变高，使预充电晶体管156和166再次循环导通和关断，以快速地将
Vdata和Vref均衡到VDD2。在该感测节点电压均衡之后，如果Idata＜Iref，则Vdata将开始
从VDD2向VDD1上拉，并且Vref将开始从VDE2向地下拉。如果Idata＞Iref，则Vref将开始从
VDD2向VDD1上拉，并且Vdata将开始从VDD2向地下拉。

[0039] 一旦经过了用于使Vdata和Vref之间的minVdiff(例如，110mV‑140mV，例如～115mV)发展的足够时间，电压比较器170可以对Vdata和Vref进行采样。如上所述，由于感测
节点电压均衡处理，电压比较器170的电压采样可以在相对短的时间段内(例如，小于5ns，
或甚至小于4ns，例如3.6ns，而不是14ns或更大)执行。

[0040] 对于电压采样，SAMP 143变高，使第七晶体管11和第九晶体管21导通，从而使电压比较器170导通。如果Vdata＞Vref，则第十晶体管22将导通，第八晶体管12将关断，因此，中
间节点139处的电压电平将保持高电平。如果Vdata＜Vref，则第八晶体管12将导通，第十晶
体管22将关断，因此，中间节点139将保持低电平。当中间节点139上的电压稳定时，SWE2被
切换以断开反馈路径并将中间节点139电连接到串联连接的反相器32‑33。因此，如果选定
的存储器基元的电阻状态为高(表示存储的逻辑值“1”)，则在电压比较器170进行采样时，
Vdata将为高，中间节点139上的电压将为高，并且Dout将为逻辑“1”。如果选定的存储器基
元的电阻状态为低(表示存储的逻辑值“0”)，则在电压比较器170进行采样时，Vdata将为
低，中间节点139上的电压将为低，并且Dout将为逻辑“0”。

[0041] 图9是示出感测操作期间上述各种控制信号的时序图，控制信号包括但不限于如上所述的SWE1 144.1、VCASC 141、EQU 142、SAMP 143和SWE2 144.2。出于该示例的目的，开
关152和162是N沟道MOSFET，使得它们在SWE1为高时导通，而在SWE1为低时关断。此外，出于
该示例的目的，开关31是在SWE2为低时导通的P沟道MOSFET。如图所示，VCASC 141具有脉
冲，该脉冲具有第一上升沿和第一下降沿，第一上升沿对应于感测操作的开始(例如，在时
间T1处)，第一下降沿对应于感测操作的完成(例如，在时间T7处)，使得VCASC 141的第一脉
冲宽度(PW1)等于T7‑T1。就在第一上升沿之前(或与第一上升沿同时)，SWE1变高，并且就在
第一下降沿之后或与第一下降沿同时，SWE1变低，使得开关152和162将感测电路100分别从
DL 151和RL 161断开连接。

[0042] EQU 142具有脉冲，该脉冲具有第二前沿(leading edge)和第二下降沿，第二前沿与VCASC 141的第一上升沿大致同时发生(即，在同一时间T1处或在时间T2之后的纳秒(ns)
内)，第二下降沿在感测操作的早期发生(例如，在感测操作的前半部分、前三分之一、前四
分之一等期间)，使得EQU 142的第二脉冲宽度(PW2)等于T3‑T2(或T3‑T1，取决于第二上升
沿位置)，并且具体地小于PW1的一半。Vdata和Vref之间的可检测的电压差(minVdiff)将在
时间T4以前达到。

[0043] 在均衡之后，一旦达到可检测的电压差(minVdiff)(例如，在时间T4处)，SAMP 143被脉冲化。具体地，SAMP 143具有脉冲，该脉冲具有在时间T4处的第三前沿和在时间T6处的
第三下降沿，第三前沿发生在T3处的EQU 142的第二下降沿之后的足以发展minVdiff的某
个预定时间段，第三下降沿发生在时间T7处的VCASC 141的第一下降沿之前的某个预定时
间段。因此，SAMP 143的脉冲发生在EQU的第二下降沿和VCASC的第一下降沿之间，并且在时
间上与EQU的第二下降沿和VCASC的第一下降沿分隔开。此外，在时间T4处的SAMP 143的第
三上升沿之后不久，SWE2变低，并且输出175输出新的Dout。SAMP 143的第三脉冲宽度(PW3)
应当足够长以确保在输出175处捕获新的/稳定的Dout。SAMP 143和SWE2 144.2的下降沿可
以基本重合。

[0044] 图10示出了一组电压图，每个电压图示出了在如上所述执行的感测操作(包括感测操作开始时的感测节点均衡处理)期间Vdata、Vref和Dout的变化。该组中的每个图都参
照上面讨论的并且在图9中示出的相同时间T1‑T7。此外，该组中的每个图都对应于可能出
现的四个条件之一：值为0的Dout保持值为0的Dout、值为0的Dount转变为值为1的Dout、值
为1的Dout保持值为1的Dout，或值为1的Dout转变为值为0的Dout。如图所示，由于感测节点
电压均衡处理，Vdata和Vref之间的minVdiff可以在时间T4以前在感测节点155和165上发
展，并且在时间T5以前由电压比较器170捕获和输出。如上所述并且在这些图中所示，在一
些实施例中，时间T1到时间T4(当Vdata和Vref之间的minVdiff发展时)可以小于5ns，或甚
至小于4ns(例如，3.6ns)。

[0045] 图11示出了另一组电压图，每个电压图再次示出了如上所述执行的感测操作期间(包括感测操作开始时的感测节点均衡处理)Vdata、Vref和Dout的变化，并且示出了时间T4
处的minVdiff和时间T5处的从值为0的Dout到值为1的Dout的转变；以及在没有均衡处理的
情况下的其他感测操作，并且示出了在时间上明显较晚(例如，在时间Tn处，诸如在感测操
作开始之后的大约18ns)出现的minVdiff，以及后续从值为0的Dout到值为1的Dout的转变。

[0046] 应当理解，上面为minVdiff以及在有或无感测节点均衡处理的情况下发展minVdiff所需的时间段设置的示例值是出于说明目的而提供的，并不旨在限制。本领域技
术人员将认识到，这些规范将根据多个因素而变化，这些多个因素包括但不限于操作温度、
VDD1、VDD2、参考电阻、存储器基元的可编程电阻等。

[0047] 此外，出于说明的目的，上文将图1的感测电路100描述为包含在存储器结构300中，例如图3中所示的存储器结构，其中需要单端感测来读出存储器基元301中(例如，NVM基
元中)存储的数据值。然而，替代地，这种感测电路可以替代地包含在需要双端感测来读出
存储器基元中(例如，静态随机存取存储器(SRAM)基元中)存储的数据值的存储器结构中。
本领域技术人员将认识到，在单端感测中，比较连接到存储器基元的数据线和连接到参考
基元的参考线上的参数值，而在双端感测中，比较连接到存储器基元的互补位线的对上的
参数值。因此，在使用类似于上面描述和图1中所示的感测电路100的所公开的感测电路的
双端感测操作中，可以基于使用来自互补位线(blt和blc)的对(而不是数据线和参考线)的
参数输入值产生的感测节点上的电压差来确定选定的SRAM基元中存储的数据值。代替如上
所述使用VDD2和预充电晶体管来增加根据Idata和Iref发展感测节点上的Vdata和Vref之
间的minVdiff所花费的时间，可以使用这些特征来增加根据Iblt和Iblc发展感测节点上的
两个位线电压(Vblt和Vblc)之间的minVsdiff所花费的时间。

[0048] 应当理解，本文中使用的术语用于描述所公开的结构和方法，并不旨在限制。例如，如本文所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另有
明确说明。另外，如本文所使用的，术语“comprises(包括)”“comprising(包括)”、
“includes(包含)”和/或“including(包含)”规定所述特征、整体、步骤、操作、元件和/或部
件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们的组的存
在或者添加。此外，如本文所使用的，当在图中取向和示出时，诸如“右”、“左”、“竖直”、“水平”、“顶部”、“底部”、“上部”、“下部”、“下方”、“之下”、“下伏”、“上方”、“上覆”、“平行”、“垂直”等的术语旨在描述相对位置(除非另有说明)，并且诸如“触及”、“直接接触”、“邻接”、
“直接相邻”、“紧邻”等的术语旨在表示至少一个元素与另一个元素物理接触(没有其他元
素分隔所述元素)。术语“横向”在本文中用于描述元素的相对位置，更具体地，当元素在图
中取向和示出时，用于指示一个元素位于另一元素的侧面，而不是位于另一元素的上方或
下方。例如，横向邻近另一元素定位的一元素将在另一元素的旁侧，横向紧邻另一元素定位
的一元素将在另一元素的直接旁侧，横向围绕另一元素的一元素将与另一元素的外侧壁相
邻并与之接界。以下权利要求中的所有装置或步骤加功能元素的对应结构、材料、动作和等
效物旨在包括用于与具体要求保护的其他权利要求元素组合执行功能的任何结构、材料或
动作。

[0049] 已经出于说明的目的给出了各种公开实施例的描述，但是其并不旨在穷举或限制。在不脱离所公开的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技
术人员来说是显而易见的。这里使用的术语被选择为最好地解释实施例的原理、对市场上
发现的技术的实际应用或技术改进，或者使本领域其他普通技术人员能够理解本文公开的
实施例。