[0001] 本发明涉及半导体技术领域，尤其涉及一种氮化物二极管器件结构及其制备方法。

[0002] 氮化物半导体具有多种突出的性能，例如其中的氮化镓(GaN)作为第三代半导体材料应用最为广泛，其具有高禁带宽度、高临界击穿电场、高载流子饱和迁移速度以及高热导率和直接带隙等特点，在高温、高频、大功率微电子器件以及高性能光电子器件领域具有很大的应用前景，被誉为继LCD和OLED显示的下一代显示技术。

[0003] 现有技术中，由于在蓝宝石或SiC等异质衬底上进行异质外延生长氮化镓材料，不同材料之间的晶格常熟和热失配会产生位错或缺陷，并随着外延层的生长而向上延伸，这些位错在器件工作时表现为非辐射复合中心而影响器件效率，同时作为漏电通道引起漏电流增大而使器件迅速老化，影响器件的工作效率及寿命，制约了其在半导体电子领域中的应用；此外，随着高端应用领域的空前发展，对降低外延层中的缺陷提出更高的需求，而现有工艺方法难以满足日益苛刻的高端要求。

[0004] 综上所述，在现有工艺上进一步降低外延层中的缺陷分布，提高外延层的晶体质量，并且提高半导体器件的漏电性能，对于目前推动半导体材料的高端领域的应用和产业化意义重大。

[0037] 鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。

[0038] 在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。

[0039] 而且，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个与另一个具有相同名称的部件或方法步骤区分开来，而不一定要求或者暗示这些部件或方法步骤之间存在任何这种实际的关系或者顺序。

[0040] 参见图1或图2，本发明实施例提供一种氮化物二极管器件结构，其包括沿指定方向依次层叠设置的基底10、图形结构层以及半导体结构层；所述图形结构层包括沿所述指定方向依次设置的阵列层101、掺杂层102以及覆盖层103；所述阵列层101包括多个独立分布于所述基底10朝向所述半导体结构层的一面的多个图形化凸起结构，所述掺杂层102至少设置于所述图形化凸起结构的朝向所述图形化凸起结构的顶面，所述覆盖层103连续覆盖所述掺杂层102以及处于多个所述图形化凸起结构之间的部分区域，并具有多个纳米级孔洞结构；所述图形化凸起结构的材质包括第一元素的氧化物，所述覆盖层103的材质包括所述第一元素的氮化物，所述掺杂层102的材质包括所述第一元素的氮化物被第二元素掺杂所形成的掺杂材料。

[0041] 在一些实施方案中，所述第二元素的掺杂提高了所述图形结构层的电荷捕获能力和/或对所述图形结构层产生了钝化作用。

[0042] 在一些实施方案中，所述第一元素例如可以包括Si。

[0043] 在一些实施方案中，所述氮化物二极管器件结构为氮化物二极管器件；一种情况是如图1所示，所述掺杂层102仅覆盖所述图形化凸起结构的顶面，所述覆盖层103与所述图形化凸起结构的侧壁直接接触；或另一种情况如图2所示，所述掺杂层102连续覆盖所述图形化凸起结构的顶面和侧面以及多个所述图形化凸起结构之间的基底10表面，且所述覆盖层103与所述图形化凸起结构和基底10之间均由所述掺杂层102所隔离。

[0044] 上述结构主要适用于大部分氮化物二极管器件，而近几年来，Micro‑LED显示成为一个炙手可热的研究方向，得到国内外产业界和学术界的高度重视，另外，Micro‑LED的光电调制带宽达GHz，远高于照明LED，具有高速并行可见光通信的优势。但是目前Micro‑LED应用于显示技术仍有一些问题需要解决，随着器件尺寸减小Micro‑LED的外量子效率急剧下降，因为器件尺寸减小，表面积体积比增加，由切割造成器件侧壁表面损伤严重，导致电流泄露和外量子效率衰减，尤其当器件尺寸减小到100μm以下时，侧壁缺陷占比急剧增加，产生的表面态复合更加严重，影响器件光电特性。

[0045] 综上，如何降低侧壁损伤造成的电流泄露对于实现小尺寸高效Micro‑LED芯片有着重要的意义。

[0046] 由此，在一些更加具体的实施方案中，本发明还专门针对Micro‑LED所存在的技术问题，将器件结构设置为：如图2所示，所述图形化凸起结构包括第一凸起结构1012和第二凸起结构1011，所述第一凸起结构1012的宽度和高度均小于所述第二凸起结构1011；所述第一凸起结构1012设置于所述基底10的中间部分，所述第二凸起结构1011临近所述基底10的边缘设置。

[0047] 关于具体的尺寸参数，在一些实施方案中，所述第一凸起结构1012的宽度为0.5‑2μm，高度为0.1‑0.5μm，间距为0.1‑1μm；

[0048] 在一些实施方案中，所述第二凸起结构1011的宽度和高度均在所述第一凸起结构1012的宽度和高度的2倍以上。

[0049] 作为上述技术方案的一些典型示例，本发明另一方面的实施例具体涉及一种高效Micro‑LED外延结构及芯片。

[0050] 继续如图2所示，外延结构至少包括基底10、第一氮化物层20、氮化物有源层30、第二氮化物层40，至少在底层基板上设置阵列层101、掺杂层102和覆盖层103。

[0051] 基底10为衬底，可以为硅、蓝宝石、碳化硅、氮化镓中的一种，也可以为氮化物材料层，可以为GaN、A1N或者其合金材料。

[0052] 阵列层101设置于基底10上，掺杂层102设置于阵列层101之上，覆盖层103进行完整覆盖。

[0053] 其中，第二凸起结构1011的尺寸大于第一凸起结构1012的尺寸，且第二凸起结构1011位于第一凸起结构1012的外侧。第一凸起结构1012的材质为SiO2，底部宽度0.5～2μm，高度0.1～0.5μm，间距0.1～1μm；掺杂层102的材质为Si‑X‑N，厚度1～10nm，其中X为O、S、P、Cl、F中的一种；覆盖层103，厚度2～20nm，孔径尺寸5～100nm；

[0054] 第一氮化物层20和第二氮化物层40导电类型不同，可以为n型氮化物层或p型氮化18
物层，n型氮化物层例如为掺Si的氮化物层，厚度1～5μm，Si掺杂浓度例如可以是1×10 cm‑3 18 ‑3
～～8×10 cm ，p型氮化物层例如为掺Mg的氮化物层，厚度20～300nm，Mg掺杂浓度1×
19 ‑3 21 ‑3
10 cm ～1×10 cm ；氮化物有源层30例如包括2～10个周期性循环交叠生长厚度为1～
6nm的氮化物量子阱层和厚度为6～25nm的氮化物量子垒层。

[0055] 该Micro‑LED芯片例如还至少包括第一电极501和第二电极502，当第一电极501和第二电极502可设置于基层1同一侧时，构成正装Mciro‑LED芯片，具体如图3a所示；此外，第一电极501和第二电极502还可设置于基底10两侧，构成垂直Mciro‑LED芯片，具体如图3b所示。

[0056] 上述实施方式通过设置不同尺寸的图形化凸起结构，增强了第一氮化物层20的侧向外延提高了其晶体质量，覆盖层103利用了自身具有纳米孔状薄膜结构加强了相邻的图形结构之间的侧向外延，阻断了图形结构之间区域下方的位错向上延伸，进一步提高了氮化物材料的晶体质量，降低了氮化物材料外延层中的缺陷密度，改善了外延片的漏电性能。掺杂层102利用了掺杂缺陷控制提高了SiO2和SiN界面电荷捕获能力，改善界面特性，降低了界面电荷移动。

[0057] 并且第二凸起结构1011的尺寸大于第一凸起结构1012，第二凸起结构1011界面处产生更强的电荷捕获能力，所以在第一氮化物层20内部横向方向上形成捕获电荷能力差异，造成第一氮化层侧壁上方具有更低的电荷浓度，最终在氮化物有源层30侧壁附近载流子复合降低，由第二氮化物层40注入到氮化物有源层30内的电荷更多的机会在氮化物有源层30侧壁以内复合，提高了Micro‑LED芯片的发光效率，尤其适用于小于100μm以下的芯片尺寸。

[0058] 不论应用于普通氮化物二极管还是应用于氮化物Micro‑LED，关于其他实施细节，如图4所示，在一些实施方案中，所述覆盖层103中的孔洞结构的尺寸为5‑150nm，孔隙率为60‑90％。

[0059] 而在另一些实施方案中，所述覆盖层103的厚度可以为2‑50nm。

[0060] 在一些实施方案中，所述第二元素包括O、S、P、F、Cl中的任意一种或两种以上的组合。

[0061] 作为上述技术方案的一些典型的示例，氮化物二极管器件结构例如是一种具有低漏电通道底层的半导体外延片，包括衬底、厚度1～5μm的氮化物缓冲层201、1～10μm的第一氮化物层20、氮化物有源层30、厚度20～300nm的第二氮化物层40，氮化物有源层30包括周期性循环交叠生长厚度为1～6nm的氮化物量子阱层和厚度为6～25nm的氮化物量子垒层。

[0062] 上述结构属于常规的氮化物二极管外延结构，本发明实施例所提供的器件结构的特点在于，至少在第一氮化物层20下表面和衬底上表面之间设置阵列层101、掺杂层102和覆盖层103，掺杂层102和覆盖层103设置于阵列层101的多个图形化凸起结构上，至少覆盖层103为具有纳米孔状结构的薄膜；其中，阵列层101的材质例如可以为SiO2，底部宽度1～5μm，高度1～5μm，间距0.1～1μm；掺杂层102的材质例如可以为Si‑X‑N，厚度1～20nm，其中X为O、S、P以及F、Cl中的一种或多种组合；覆盖层103的材质例如可以为SiN，厚度2～50nm，孔径尺寸5～150nm。

[0063] 上述示例性技术方案通过在图形化凸起结构和覆盖层103之间设置掺杂层102，提高了外延片的晶体质量，降低了氮化物材料外延层中的缺陷密度，改善了外延片的漏电性能，具体地：图形化凸起结构提高了氮化物材料侧向外延，阻断了图形下方的位错向上延伸，提高了氮化物材料的晶体质量，覆盖层103利用了自身具有纳米孔状薄膜结构加强了相邻的图形化凸起结构图形之间的氮化物缓冲层201的侧向外延，氮化物缓冲层201在纳米孔上方合并过程中位错得到转向，进一步提高了氮化物材料的晶体质量，阻断了图形之间区域下方的位错向上延伸，从而位错不会向上延伸到氮化物发光层；掺杂层102利用了掺杂缺陷控制提高了SiO2和SiN的界面电荷捕获能力，改善界面特性，降低了界面电荷移动，从而极大地降低了漏电通道的形成最终改善半导体外延片的漏电性能。

[0064] 其中，对于材质为SiO2的阵列层101的图形化结构可以参照现有技术中的图形化方法进行制备，例如图案化刻蚀或图案化生长等等。

[0065] 而作为覆盖层103的多孔SiN生长亦可参考相关现有技术；半导体材料缺陷的控制对于高质量氮化物材料外延生长起着关键作用，由于在半导体材料中存在高度缺陷密度8 ‑2
(可大于10cm )，缺陷在外延层中联通可以形成电荷通道，最终造成漏电，影响外延片的漏电性能；SiN在微纳米级厚度不连续成膜的特性，控制厚度可以形成SiN纳米孔状结构膜；若中间没有插层掺杂层102，则在阵列层101、覆盖层103及两者的界面中存在较多的多重带悬挂键Si·，这将成为电荷捕获中心，而掺杂层102的Si‑X‑N结构层中X‑Si·电荷捕获能ΔE得到降低，提高了电荷捕获能力，并且捕获过程产物更加稳定，极大地改善了外延片的漏电性能。

[0066] 具体的，在SiN材料层中存在与三个N原子成键的Si原子后具有一悬挂键(Si·)或+者正电Si电荷中心，这些悬挂键或正电荷中心可以捕获电子形成电子捕获中心，而当对材料进行掺杂时，改变材料中的缺陷结构，利用掺杂可以改变捕获电荷的缺陷种类和数量，捕获电荷的能力和缺陷捕获电荷过程的形成能有关，根据能量最低原理，捕获电荷的形成能越低，说明捕获电荷的能力越强，捕获电荷后的能态越稳定。

[0067] 当Si‑N进行X掺杂(O、S、P)形成的X‑Si·后，其捕获电子的形成能降低三分之一以上，拥有更好的电子捕获能力，在捕获电子后形成更稳定的能态捕获的电子更加难以被释放，起到电子更好的固化作用，降低电子移动的几率，从而极大地降低了漏电通道的形成最终改善半导体外延片的漏电性能。进而，掺杂层102Si‑X‑N利用了掺杂缺陷控制提高了SiO2和SiN界面电荷捕获能力，改善界面特性，降低了界面电荷移动，从而极大地降低了漏电通道的形成最终改善半导体外延片的漏电性能。

[0068] 实现上述掺杂层102的制备的形式有很多，通常可采用热分解法、化学气相沉积和等离子体增强化学气相沉积等方法。其中，热分解法是最常用的方法之一，通过在高温下将硅和氨反应生成氮化硅，化学气相沉积法是一种使用气相反应生成SiN薄膜的方法，通常用于制备具有特殊表面性质的氮化硅材料，但是SiN材料层的掺杂比较难控制，一般可采用离子注入的方法，但是离子注入将SiN材料层的制备和掺杂工艺分离，增加了工艺步骤的复杂程度，而常规的SiN材料的原位掺杂工艺比较难控制，掺杂原子比较容易与Si原子结合造成更多的N空位缺陷。

[0069] 而掺杂元素的可选范围还包括F、Cl，两者一般用于集成电路的钝化，虽然可以产生如同O、S、P相同的捕获机理，但是Cl、F更多的用于对Si悬挂键Si·的钝化，对于电荷的捕获作用弱于O、S、P，主要是可以降低SiN层内本身的电荷中心，即其钝化效果显著强于电荷捕获效果。

[0070] 且本发明的发明人在实践中发现，通过不同种类的掺杂元素所掺杂形成的多个亚层的交叠，可以取得更佳的电荷调控效果，具体例如可以利用SiN掺杂第一层(O、S、P)，然后在Si‑X‑N(O、S、P)上继续做另一种Si‑X‑N(F、Cl掺杂)层，Si‑X‑N(O、S、P)亚层用于对靠近衬底位置电荷的捕获，因为在外延生长过程中，更多的位错来自于衬底和外延的晶格失配，所以靠近衬底位置的外延层中的缺陷分布更多，缺陷本身多为带点中心会造成电荷产生；Si‑X‑N(F、Cl)亚层主要用于SiN层界面内部本身的电荷钝化，提供低电荷分布的生长基础；两种亚层交替配合层叠则既起到了强化电荷控制的作用，还降低了对较厚的单层膜层进行掺杂时的工艺难度。

[0071] 具体可以将Si‑X‑N(O、S、P)和Si‑X‑N(F、Cl)亚层周期性交叠，在Si‑X‑N(O、S、P)提供多电荷捕获层的基础上又做到Si‑X‑N(F、Cl)对电荷捕获层中泄露的电荷进行阻挡。

[0072] 由此，在一些实施方案中，所述掺杂层102包括周期性循环层叠的第一亚层和第二亚层；所述第一亚层的掺杂元素为O、S、P中的任意一种或两种以上的组合，所述第二亚层的掺杂元素为F、Cl中的任意一种或两种的组合。

[0073] 此外关于其他实施细节，在一些实施方案中，所述第一亚层和/或第二亚层的厚度为2‑5nm；

[0074] 在一些实施方案中，所述第一亚层的面内掺杂浓度为5×1013～5×1017cm‑2，所述13 17 ‑2
第二亚层的面内掺杂浓度为1×10 ～1×10 cm ；

[0075] 在一些实施方案中，所述第一亚层和第二亚层的循环周期数为2‑5。

[0076] 对应于上述器件结构，本发明实施例还提供了一种氮化物二极管器件结构的制备方法，其包括如下的步骤1‑5：

[0077] 步骤1、提供基底10；

[0078] 步骤2、在所述基底10的表面形成图形化阵列设置的多个独立的图形化凸起结构，构成阵列层101，所述图形化凸起结构的材质包括第一元素的氧化物；

[0079] 步骤3、至少在所述图形化凸起结构的顶面覆设掺杂层102，所述掺杂层102的材质包括第一元素的氮化物被第二元素掺杂形成的材料；

[0080] 步骤4、在所述掺杂层102和多个所述图形化凸起结构之间的部分区域覆设覆盖层103，所述覆盖层103的材质包括第一元素的氮化物，所述阵列层101、掺杂层102以及覆盖层
103构成图形结构层；

[0081] 步骤5、在所述图形结构层表面覆设半导体结构层，构成氮化物二极管器件结构。

[0082] 作为上述技术方案的一些典型的应用示例，上述制备方法具体可以采用如下的工艺步骤得以实施：

[0083] S1：提供衬底，例如包括硅、蓝宝石、碳化硅中的一种；；

[0084] S2：在温度1050～1250℃、压力100～400torr的条件下，在衬底上生长厚度1～5μm的氮化物缓冲层201；

[0085] S3：在温度1000～1200℃、压力100～400torr的条件下，氮化物缓冲层2012上生长1～10μm的第一氮化物层20；

[0086] S4：在压力100～500torr的条件下，在第一氮化物层20上生长氮化物有源层30，包括周期性循环交叠生长厚度为1～～6nm的氮化物量子阱层和厚度为6～25nm的氮化物量子垒层；

[0087] S5：在温度950～1050℃、压力100～500torr的条件下，在氮化物有源层30上生长厚度20～300nm的第二氮化物层40；

[0088] 其中，在步骤S1的衬底上或S2的表面(或内部)通过依次设置：阵列层101为SiO2，生长温度200～800℃，底部宽度1～5μm，高度0.5～2.5μm，间距0.1～1μm；

[0089] 掺杂层102为Si‑X‑N，生长温度200～1000℃，厚度1～20nm，其中X为O、S、P、F或Cl中的一种；

[0090] 覆盖层103为SiN，生长温度200～1000℃，厚度2～50nm，孔径尺寸5～150nm。

[0091] 而对应于上述实施方案中的不同种类掺杂元素的多层层叠的实施方式，在一些实施方案中，所述第二元素包括第一选定元素和第二选定元素，步骤3中，所述掺杂层102的形成过程具体包括子步骤a‑e：

[0092] 步骤a、在第一工艺条件下气相外延生长第一薄层，所述第一薄层的材质包括所述第一元素的氮化物；

[0093] 步骤b、在第二工艺条件下对所述第一薄层的表面进行第一选定元素的掺杂外延生长，形成第一亚层；

[0094] 步骤c、在第三工艺条件下气相外延生长第二薄层，所述第二薄层的材质包括所述第一元素的氮化物；

[0095] 步骤d、在第四工艺条件下对所述第二薄层的表面进行第二选定元素的掺杂外延生长，形成第一亚层；

[0096] 步骤e、循环进行所述第一亚层和第二亚层的生长过程，形成所述掺杂层102。

[0097] 而关于具体的实施工艺条件，在一些实施方案中，步骤a中的所述第一工艺条件包括生长温度为200‑1000℃，压力为100‑400torr；

[0098] 在一些实施方案中，步骤b中的所述第二工艺条件包括生长温度为200‑1000℃，压力为200‑500torr；

[0099] 在一些实施方案中，步骤c中的所述第三工艺条件包括生长温度为200‑1000℃，压力为100‑400torr；

[0100] 在一些实施方案中，步骤d中的所述第四工艺条件包括生长温度为200‑1000℃，压力为200‑500torr；

[0101] 其中，为了提高掺杂效率和掺杂均匀性，优选设置为所述第二工艺条件的生长压力高于所述第一工艺条件，所述第四工艺条件的生长压力高于所述第三工艺条件。

[0102] 此外，关于掺杂的时间，在一些实施方案中，步骤b和c中的所述第一选定元素和/或第二选定元素的掺杂外延生长的时间为30‑60s。

[0103] 进一步在一些实施方案中，所述制备方法还包括：在第五工艺条件下生长所述覆盖层；其中，所述第一工艺条件和第三工艺条件所采用的Si/N原子比>1.2，所述第五工艺条件所采用的Si/N原子比＜1.2。

[0104] 上述实施方式通过掺杂层和覆盖层Si/N原子比限定优化，在生长掺杂层时，采用相对高的Si/N原子比，提高掺杂层的薄膜致密性，可以提高钝化性能；在生长覆盖层时，采用相对低的Si/N原子比，可以形成空隙分布的薄膜结构，降低覆盖层的表面折射率，一方面可以在氮化物材料界面形成大的光线折射，有利于提高正向出光；另一方面降低靠近氮化物材料的覆盖层中的Si原子分布，避免Si原子扩散，有利于改善漏电性能。

[0105] 更具体的示例性条件例如：在一些实施方案中，所述第一工艺条件和第三工艺条件中，Si源流量为10～100sccm，N源流量为2～20slm；所述第五工艺条件中，Si源流量为100～300sccm，N源流量为5～50slm

[0106] 在一些实施方案中，所述第一选定元素包括O、S、P中的任意一种或两种以上的组合，所述第二选定元素包括F、Cl中的任意一种或两种的组合。

[0107] 作为上述技术方案的一些典型的应用示例，例如可以将Si‑X‑N(O、S、P)和Si‑X‑N(F、Cl)周期性交叠，一方面在Si‑X‑N(O、S、P)提供多电荷捕获层的基础上又做到Si‑X‑N(F、Cl)对电荷捕获层中泄露的电荷进行阻挡；另一方面提高了SiN材料层的掺杂效率，降低了掺杂工艺的难度；其制备工艺包括：

[0108] 1)在生长温度200～1000℃、100～400torr条件下，生长厚度为2～5nm的Si‑N作为第一薄层；2)在生长温度200～1000℃、200～500torr条件下，对SiN表面做第一共生长掺杂处理(O、S、P)30～60s，形成第一亚层；3)在生长温度200～1000℃、100～400torr条件下，生长厚度为2～5nm的Si‑N，形成第二薄层；4)在生长温度200～1000℃、200～500torr条件下，对SiN表面做第二掺杂处理(F、Cl)30～60s，形成第二亚层；5)周期性交叠生长步骤1)～4)共2～5个周期，形成掺杂层102。

[0109] 上述制备过程中，在对SiN材料层进行表面处理时，掺杂原子很快可以形成扩散，进入氮化硅表面的晶格中进行原子的取代完成掺杂的，但是在完成表面晶格原子取代后，掺杂原子才会缓慢向SiN材料层内部扩散，掺杂的过程需要较长的时间，降低了生产效率，而本发明中由于单层薄层厚度较薄，采用重复交叠的掺杂方式可以实现在相对薄的SiN子层(nm级)均匀参杂，提高了掺杂效率。

[0110] 以下通过若干实施例并结合附图进一步详细说明本发明的技术方案。然而，所选的实施例仅用于说明本发明，而不限制本发明的范围。

[0111] 实施例1

[0112] 本实施例示例一氮化物二极管外延片的制备过程，具体如下所示：

[0113] S1：提供硅衬底，置于MOCVD设备反应腔；

[0114] S11：置于PECVD设备反应腔生长SiO2层，然后通过常规的光刻工艺制备多个独立的图形化凸起结构，其生长温度为600℃，刻蚀后的图形化凸起结构的底部宽度为5μm，高度为2.5μm，间距为1μm；

[0115] S12：将具有图形化凸起结构的外延片置于MOCVD设备反应腔，在其顶面外延生长Si‑X‑N掺杂层，具体包括：

[0116] S121：在生长温度600℃、300torr条件下，生长厚度为3nm的SiN作为第一薄层，采用的Si/N原子比为1.6；

[0117] S122：在生长温度700℃、400torr条件下，对SiN表面做第一共生长掺杂处理(O)15
40s，形成第一亚层，其中O的掺杂浓度为5×10 ；

[0118] S123：在生长温度600℃、300torr条件下，生长厚度为3nm的SiN，形成第二薄层，采用的Si/N原子比为1.6；

[0119] S124：在生长温度700℃、400torr条件下，对SiN表面做第二掺杂处理(Cl)40s，形15
成第二亚层，其中Cl的掺杂浓度为1×10 ；

[0120] S125：周期性交叠生长步骤S121‑S124共4个周期，形成掺杂层；

[0121] S13：生长温度800℃，生长厚度为25nm的SiN作为覆盖层，采用的Si/N原子比为0.8覆盖图形化凸起结构及其掺杂层，该覆盖层为纳米多孔结构，孔径尺寸分布为5～150nm；

[0122] S2：在温度1150℃、压力250torr的条件下，在衬底上生长厚度5μm的GaN缓冲层；

[0123] S3：在温度1100℃、压力100torr的条件下，GaN缓冲层上生长5μm的n型GaN，掺杂剂18 ‑3
Si，掺杂浓度～5×10 cm 。

[0124] S4：在压力300torr的条件下，在n型GaN上生长氮化物有源层，循环周期2～15，氮化物量子阱为InGaN，生长温度800℃，氮化物量子垒为GaN，生长温度850℃；

[0125] S5：在温度1000℃、压力300torr的条件下，在氮化物有源层上生长厚度150nm的p20 ‑3
型GaN，掺杂剂为Mg，掺杂浓度为～1×10 cm 。

[0126] S6：对形成的半导体器件制作电极连通后，形成能够发光的氮化镓二极管。

[0127] 性能测试：

[0128] 图5a示出了实施例1所制备的外延片表面的Candela测试结果，可以看出，外延片7 ‑2
表面具有低的缺陷分布，表面缺陷密度为9.2×10cm ，相比于图5b所示的常规工艺所制备
8 ‑2
的外延片表面缺陷密度大于5×10cm 而言取得了明显降低。

[0129] 并且如图6所示实施例1制备的外延片的X射线双晶衍射半峰宽测试，(102)面具有低的半峰宽，半峰宽146arcsec，相比图6中虚线所示的常规工艺外延片片的200arcsec以上也取得了明显降低。

[0130] 此外，所制备的发光二极管器件的光电性能测试见于下表1所示。

[0131] 实施例2

[0132] 本实施例示例一氮化物Micro‑LED的制备过程，具体如下所示：

[0133] 类似于实施例1，通过外延生长形成Micro‑LED，其中，在步骤S11制备SiO2图形化凸起结构时，通过多次图形化光刻，刻蚀出大小两种图形结构，较小的第一凸起结构设置于Micro‑LED发光单元的中间区域，较大的第二凸起结构设置于Micro‑LED发光单元的边缘，具体如图2所示。

[0134] 其中第一凸起结构的底部宽度为1μm，高度为0.5μm，间距为1μm，第二凸起结构的宽度和高度均为第一凸起结构的2倍，与相邻凸起结构的间距等同于第一凸起结构之间的间距。

[0135] 所制备的发光二极管器件的光电性能测试见于下表1所示

[0136] 对比例1

[0137] 本对比例与实施例1大体相同，区别主要在于：

[0138] 步骤S124中，继续掺杂O，而不再掺杂Cl，因此，所形成的掺杂层为一个整体的O掺杂层，而非两个不同掺杂亚层的多层层叠。

[0139] 性能测试：

[0140] 所制备的发光二极管器件的光电性能测试见于下表1所示

[0141] 对比例2

[0142] 本对比例与实施例1大体相同，区别主要在于：

[0143] 步骤S122中，掺杂Cl，而不再掺杂O，因此，所形成的掺杂层为一个整体的Cl掺杂层，而非两个不同掺杂亚层的多层层叠。

[0144] 性能测试：

[0145] 所制备的发光二极管器件的光电性能测试见于下表1所示

[0146] 对比例3

[0147] 本对比例与实施例2大体相同，区别主要在于：

[0148] 边缘的凸起结构与中央的凸起结构尺寸一致，没有形成外大内小的不同凸起结构组合分布。

[0149] 性能测试：

[0150] 所制备的发光二极管器件的光电性能测试见于下表1所示

[0151] 实施例3

[0152] 本实施例与实施例1大体相同，区别主要在于步骤S12‑S13的条件不同，具体为：

[0153] S12：将具有图形化凸起结构的外延片置于MOCVD设备反应腔，在其顶面外延生长Si‑X‑N掺杂层，具体包括：

[0154] S121：在生长温度300℃、400torr条件下，生长厚度为2nm的SiN作为第一薄层，采用的Si/N原子比为2.0；

[0155] S122：在生长温度300℃、500torr条件下，对SiN表面做第一共生长掺杂处理(S)13
30s，形成第一亚层，其中S的掺杂浓度为5×10 ；

[0156] S123：在生长温度300℃、400torr条件下，生长厚度为2nm的SiN，形成第二薄层，采用的Si/N原子比为2.0；

[0157] S124：在生长温度300℃、500torr条件下，对SiN表面做第二掺杂处理(F)30s，形成13
第二亚层，其中F的掺杂浓度为1×10 ；

[0158] S125：周期性交叠生长步骤S121‑S124共3个周期，形成掺杂层；

[0159] S13：生长温度800℃，生长厚度为5nm的SiN作为覆盖层，采用的Si/N原子比为0.6覆盖图形化凸起结构及其掺杂层，该覆盖层为纳米多孔结构，孔径尺寸分布为5～150nm。

[0160] 实施例4

[0161] 本实施例与实施例1大体相同，区别主要在于步骤S12‑S13的条件不同，具体为：

[0162] S12：将具有图形化凸起结构的外延片置于MOCVD设备反应腔，在其顶面外延生长Si‑X‑N掺杂层，具体包括：

[0163] S121：在生长温度1000℃、100torr条件下，生长厚度为5nm的SiN作为第一薄层，采用的Si/N原子比为3.0；

[0164] S122：在生长温度1000℃、200torr条件下，对SiN表面做第一共生长掺杂处理(P)17
60s，形成第一亚层，其中P的掺杂浓度为5×10 ；

[0165] S123：在生长温度1000℃、100torr条件下，生长厚度为5nm的SiN，形成第二薄层，采用的Si/N原子比为3.0；

[0166] S124：在生长温度1000℃、200torr条件下，对SiN表面做第二掺杂处理(F)60s，形17
成第二亚层，其中F的掺杂浓度为1×10 ；

[0167] S125：周期性交叠生长步骤S121‑S124共5个周期，形成掺杂层；

[0168] S13：生长温度800℃，生长厚度为50nm的SiN作为覆盖层，采用的Si/N原子比为1.0覆盖图形化凸起结构及其掺杂层，该覆盖层为纳米多孔结构，孔径尺寸分布为5～150nm。

[0169] 实施例3和实施例4具有与实施例1同样的技术效果，使得氮化物二极管器件结构的外延质量和漏电性能均得以显著改善。

[0170] 对比例4

[0171] 本对比例与实施例3大体相同，区别主要在于：本对比例与实施例3的步骤S12和S13中的Si/N的大小关系相反设置。

[0172] 通过上述实施例和对比例生长波长460±0.5nm的外延片，通过常规芯片制备工作制作尺寸为100*80μ m的Micro‑LED芯片，通过LED芯片点测设备测量所述芯片的光电性能如下：

[0173]

[0174] 通过上边看到本发明外延片芯片亮度相比常规工艺外延片＜12.5mW有明显提升，并且漏电良率相对常规工艺外延片＜97％提升2％以上，以及，在步骤S12和S13中不同的硅氮原子比例的大小关系也影响了亮度及漏电良率以及半峰宽等光电性能。

[0175] 基于上述实施例以及对比例，可以明确，本发明实施例所提供的技术方案采用阵列层、掺杂层和覆盖层多层复合的图形结构层，阵列化的多个图形化凸起结构提高了氮化物材料的侧向外延能力，阻断了基底的位错向上延伸，提高了氮化物材料的晶体质量；覆盖层利用了自身具有纳米孔状薄膜结构加强了相邻的图形化凸起结构之间的外延层的侧向外延能力，使得外延层在纳米孔上方合并过程中的位错得到转向，进一步提高了氮化物材料的晶体质量；而两层中间的掺杂层则利用了掺杂缺陷控制提高了阵列层和覆盖层的界面电荷捕获能力，改善界面特性，降低了界面电荷移动，从而极大地降低了漏电通道的形成最终改善了半导体外延片的漏电性能。

[0176] 应当理解，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。