[0003] 本公开的实施例大体上涉及半导体装置。更具体来说，本公开的实施例涉及使用半导体装置(例如，存储器装置)的模拟偏置来控制的电流控制的缓冲器。

[0004] 一般来说，计算系统可包含在操作中经由电信号传达信息的电子装置。例如，计算系统可包含通信地耦合到存储器装置(例如动态随机存取存储器(DRAM)装置)的处理器。以此方式，处理器可与存储器装置通信以例如检索可执行指令、检索待通过处理器处理的数据及/或存储从处理器输出的数据。为了执行这些操作，处理器及存储器装置可交换命令地址(CA)位，以指示要执行的操作的类型及存储器位置。CA位可在一或多个CA缓冲器中缓冲。CA缓冲器可使用电流控制及可编程电流源来补偿芯片上晶体管的工艺变化。然而，每一芯片基于所述芯片的工艺及参考电压来手动编程。此编程过程需要大量时间。此外，用于实施编程及控制的数字电路系统可相对较大地消耗多余的芯片空间。另外，编程可能未将导致CA缓冲器的性能随时间推移的潜在降级的温度考虑在内。此外，共模噪声可能会随着时间推移而使性能降级及/或在更高频率下使性能降级。在一些情况下，多个CA缓冲器可一起编程以节省编程时间及/或实施方案面积消耗。然而，此组合不能减轻跨CA缓冲器的变化。

[0005] 本公开的实施例可针对上文提出的问题中的一或多者。

[0013] 下文将描述一或多个特定实施例。为了提供对这些实施例的简明描述，本说明书中未描述实际实施方案的全部特征。应了解，在任何此实际实施方案的研发中(如在任何工程或设计项目中)，必须进行许多实施方案特定决策以实现研发者的特定目标，例如符合系统相关及业务相关限制，所述限制可随实施方案变化。此外，应了解，此研发努力可能是复杂的且耗时的，但对于获益于本公开的所属领域的一般技术人员来说仍将为常规设计、制作及制造任务。

[0014] 如先前论述，数字控制命令/地址(CA)缓冲器可能需要相对较长的时间来执行训练及编程。此外，此控制方案可消耗用于数字实施方案及跟踪的多余空间，且可能无法在不添加更多电路系统的情况下将一些参数(例如，温度)考虑在内。另外，由于缺乏共模噪声控制，数字控制CA缓冲器可随着时间推移而降级及/或在高频率下降级。代替地，基于模拟偏置的电流控制CA缓冲器提供对基于数字控制的缓冲器的增强。例如，可在没有冗长硅测试及编程时序的情况下实施基于模拟偏置的电流控制CA缓冲器，从而使得使用基于模拟偏置的电流控制CA缓冲器的半导体产品能够比使用数字控制CA缓冲器的半导体产品更快地被交付。此外，由于基于模拟偏置的电流控制CA缓冲器的电流控制不依赖于数字控制，因此基于模拟偏置的电流控制CA缓冲器归因于数字逻辑实施方案与基于模拟偏置的电流控制CA缓冲器之间没有数字逻辑实施或信号跟踪而可需要较少硅面积。此外，基于模拟偏置的电流控制CA缓冲器跨工艺、温度及参考电压变化提供对共模的控制。此外，由于每一基于模拟偏置的电流控制CA缓冲器可在消耗相对较少的面积的情况下本地控制，因此可独立地驱动每一基于模拟偏置的电流控制CA缓冲器，以补偿单个装置中不同的基于模拟偏置的电流控制CA缓冲器之间的差异条件(例如，温度)。当共模噪声用模拟环路控制衰减时，基于模拟偏置的电流控制CA缓冲器也可具有增强的高频响应。另外，当与数字控制CA缓冲器相比较时，基于模拟偏置的电流控制CA缓冲器还可在经缓冲数据的数据眼中提供增强的眼开口。

[0015] 现参考图，图1是说明存储器装置10的特定特征的简化框图。明确来说，图1的框图是说明存储器装置10的特定功能性的功能框图。根据一个实施例，存储器装置10可为双数据速率类型五同步动态随机存取存储器(DDR5 SDRAM)装置。与前几代DDR SDRAM相比，DDR5 SDRAM的各种特征允许降低的功率消耗、更多带宽及更多存储容量。

[0016] 存储器装置10可包含数个存储体12。例如，存储体12可为DDR5 SDRAM存储体。存储体12可设置于布置于双列直插式存储器模块(DIMM)上的一或多个芯片(例如，SDRAM芯片)上。如将了解，每一DIMM可包含数个SDRAM存储器芯片(例如，x8或x16个存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储体12。存储器装置10表示具有数个存储体12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储体12可进一步经布置以形成存储体群组。例如，对于8千兆字节(Gb)DDR5 SDRAM，存储器芯片可包含布置成8个存储体群组的16个存储体12，每一存储体群组包含2个存储体。例如，对于16Gb DDR5 SDRAM，存储器芯片可包含布置成8个存储体群组的32个存储体12，每一存储体群组包含4个存储体。取决于整体系统的应用及设计，可利用存储器装置10上的存储体12的各种其它配置、组织及大小。

[0017] 存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以提供来自外部(例如，主机)装置(未展示)(例如处理器或控制器)的数个信号(例如，信号15)。处理器或控制器可将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的传输及接收。

[0018] 如将了解，命令接口14可包含数个电路(例如时钟输入电路(CIC)18及命令地址输入电路(CAIC)20例如以确保适当处置信号15。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器利用差分对的系统时钟信号，即真时钟信号Clk_t及条形/互补时钟信号Clk_c。DDR的正时钟沿指代上升真实时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟沿指示下降真实时钟信号Clk_t的转变及互补时钟信号Clk_c的上升。通常在时钟信号的正沿上键入命令(例如，读取命令、写入命令等)且在正时钟沿及负时钟沿两者上传输或接收数据。

[0019] 时钟输入电路18接收真实时钟信号Clk_t/及互补时钟信号Clk_c且产生内部时钟信号CLK。内部时钟信号CLK被供应到内部时钟产生器，例如延迟锁定环路(DLL)电路30。DDL电路30基于经接收内部时钟信号CLK产生相位控制内部时钟信号LCLK。相位控制内部时钟信号LCLK被供应到例如I/O接口16且用作用于确定读取数据的输出时序的时序信号。在一些实施例中，时钟输入电路18可包含将时钟信号分成多个(例如，4个)相位的电路系统。时钟输入电路18还可包含相位检测电路系统，以检测当若干组脉冲太频繁发生时哪个相位接收第一脉冲以使时钟输入电路18能够在若干组脉冲之间复位。

[0020] 内部时钟信号/相位CLK还可被提供到存储器装置10内的各种其它组件且可用于产生各种额外内部时钟信号。例如，内部时钟信号CLK可被提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码命令信号以提供各种内部命令。例如，命令解码器32可通过总线36将命令信号提供到DLL电路30以协调相位控制内部时钟信号LCLK的产生。相位控制内部时钟信号LCLK可用于例如时控通过IO接口16的数据。

[0021] 此外，命令解码器32可解码命令(例如读取命令、写入命令、模式寄存器设置命令、激活命令等)且经由总线路径40提供对对应于命令的特定存储体12的存取。如将了解，存储器装置10可包含各种其它解码器(例如行解码器及列解码器)以促进对存储体12的存取。在一个实施例中，每一存储体12包含提供必要解码(例如，行解码器及列解码器)以及其它特征(例如时序控制及数据控制)以促进执行往返于存储体12的命令的存储体控制块22。

[0022] 存储器装置10基于从外部装置(例如处理器)接收的命令/地址信号执行操作，例如读取命令及写入命令。在一个实施例中，命令/地址总线可为容纳命令/地址信号(CA<13:0>)的一个14位总线。使用时钟信号(Clk_t及Clk_c)对到命令接口14的命令/地址信号进行时控。命令接口可包含CAIC 20，其经配置以例如通过命令解码器32来接收及传输命令以提供对存储体12的存取。例如，CAIC 20可包含数个命令/地址(CA)缓冲器21，其用于缓冲使用CAIC 20接收及/或传输的CA位。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13：0>总线上的命令。对存储器装置10内的特定存储体12的存取与命令一起编码在CA<13:0>总线上。

[0023] 另外，命令接口14可经配置以接收数个其它命令信号。例如，可提供裸片端接命令/地址(CA_ODT)信号以促进存储器装置10内的适当阻抗匹配。复位命令(RESET_n)可用以例如在通电期间复位命令接口14、状态寄存器、状态机及类似者。命令接口14还可接收命令/地址反转(CAI)信号，其可经提供以反转命令/地址总线上的命令/地址信号CA<13:0>的状态，这例如取决于用于特定存储器装置10的命令/地址路由。还可提供镜像(MIR)信号以促进镜像功能。MIR信号可用以多路复用信号，使得它们可经交换以基于特定应用中的多个存储器装置的配置实现信号到存储器装置10的特定路由。也可提供用以促进对存储器装置10的测试的各种信号，例如测试启用(TEN)信号。例如，TEN信号可用以将存储器装置10置于测试模式中以进行连接性测试。

[0024] 命令接口14还可用以向系统处理器或控制器提供针对可能检测到的某些错误的警报信号(ALERT_n)。例如，如果检测到循环冗余校验(CRC)错误，那么可从存储器装置10传输警报信号(ALERT_n)。也可产生其它警报信号。此外，用于从存储器装置10传输警报信号(ALERT_n)的总线及引脚可在某些操作(例如使用TEN信号执行的连接性测试模式)期间用作输入引脚，如上文描述。

[0025] 凭借通过IO接口16传输及接收数据信号44，可利用上文论述的命令及时控信号将数据发送到存储器装置10及从存储器装置10发送数据。更具体来说，数据可通过数据路径46发送到存储体12或从存储体12检索，所述数据路径包含多个双向数据总线。通常在一或多个双向数据总线中传输及接收数据IO信号，通常称为DQ信号。对于某些存储器装置，例如DDR5 SDRAM存储器装置，IO信号可被划分为高及低字节。例如，对于x16存储器装置，IO信号可被划分为对应于例如数据信号的高及低字节的高及低IO信号(例如，DQ<15:8>及DQ<7:0>)。

[0026] 为了允许存储器装置10内的较高数据速率，某些存储器装置(例如DDR存储器装置)可利用数据选通信号，通常称为DQS信号。DQS信号由发送数据的外部处理器或控制器驱动(例如，针对写入命令)或由存储器装置10驱动(例如，针对读取命令)。对于读取命令，DQS信号实际上是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号用作时钟信号以捕获对应输入数据。与时钟信号(Clk_t及Clk_c)一样，DQS信号可作为差分对的数据选通信号(DQS_t及DQS_c)提供，以在读取及写入期间提供差分对信令。对于某些存储器装置，例如DDR5 SDRAM存储器装置，差分对的DQS信号可划分为对应于例如发送到存储器装置10或从存储器装置10发送的数据的高及低字节的高及低数据选通信号(例如，UDQS_t及UDQS_c；LDQS_t及LDQS_c)。

[0027] 还可通过IO接口16将阻抗(ZQ)校准信号提供到存储器装置10。ZQ校准信号可被提供到参考引脚，并且可用于通过跨工艺、电压及温度(PVT)值的改变调整存储器装置10的上拉及下拉电阻器来调谐输出驱动器及ODT值。由于PVT特性可能会影响ZQ电阻器值，因此可将ZQ校准信号提供到ZQ参考引脚，以用于调整电阻以将输入阻抗校准为已知值。如将了解，精密电阻器通常耦合在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整内部ODT及IO引脚的驱动强度的参考。

[0028] 另外，可通过IO接口16将环回数据信号(LBDQ)及环回选通信号(LBDQS)提供到存储器装置10。环回数据信号及环回选通信号可在测试或调试阶段使用，以将存储器装置10设置为其中信号经由相同引脚环回通过存储器装置10的模式。例如，环回信号可用以设置存储器装置10以测试存储器装置10的数据输出(DQ)。环回可包含LBDQ及LBDQS两者，或者可能仅包含环回数据引脚。这通常希望用于监测由存储器装置10在IO接口16处捕获的数据。LBDQ可指示目标存储器装置(例如存储器装置10)数据操作，且因此可经分析以监测(例如，调试及/或对其执行诊断)目标存储器装置的数据操作。另外，LBDQS可指示目标存储器装置(例如存储器装置10)选通操作(例如，对数据操作的时控)，且因此可经分析以监测(例如，调试及/或对其执行诊断)目标存储器装置的选通操作。

[0029] 如将了解，各种其它组件，例如电力供应器电路(用于接收外部VDD及VSS信号)、模式寄存器(用以定义可编程操作及配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等也可并入存储器装置10中。因此，应理解，图1的框图仅经提供以突出存储器装置10的某些功能特征以辅助后续详细描述。此外，尽管上文将存储器装置10论述为DDR5装置，但存储器装置10可为任何合适装置(例如，低功率双倍数据速率(LPDDR)装置、双倍数据速率类型4DRAM(DDR4)、铁电RAM装置或不同类型的存储器装置的组合)。事实上，在一些实施例中，CA缓冲器21可用于其它半导体装置或甚至存储器装置10中以缓冲任何数据值。换句话说，CA缓冲器21对半导体装置的适用性可扩展到仅在存储器装置10中使用及/或仅用作CA位的缓冲器之外。

[0030] 图2是可为图1的CA缓冲器21中的一者的CA缓冲器50的实施例的电路图。尽管在图2中的CA缓冲器50的例子的所说明实施例中展示特定电路系统，但CA缓冲器21可包含额外电路系统，例如所说明CA缓冲器50的额外副本及/或CA缓冲器21中的额外级。此外，CA缓冲器50的所说明实施例可描绘经由电阻器52及54而具有固定电阻器负载的电流模式逻辑(CML)结构，但可具有任何合适物理结构。CA缓冲器50还包含可使用可编程电流产生器58编程的可编程尾电流56。可编程电流产生器58可使用可编程的一或多个电流源60(个别地称为电流源60A、60B、60C、60D、60E及60F)。

[0031] 可编程电流产生器58可用于补偿工艺变化及/或参考电压(Vref)62改变。例如，可编程电流产生器58使用工艺控制信号64来改变尾电流56，以补偿用于实施存储器装置10的芯片的工艺变化。例如，工艺控制信号64可为慢速角接通更多电流源60，且为快速角接通更少电流源60。

[0032] 可编程电流产生器58还可用于使用Vref控制信号66补偿Vref 62的变动。当Vref 62改变时，尾电流56可能由于饱和容限不足而改变。NMOS晶体管68及70的输入对可退出饱和模式，这可能导致驱动强度的降低。NMOS晶体管68使其栅极端子连接到Vref62，且NMOS晶体管70使栅极端子连接到传入数据72(例如，CA位)。NMOS晶体管68及/或70的Vdg变化可改变正输出74及/或负输出76。为了补偿这些问题，可使用Vref控制信号66的编程来改变尾电流56以及Vref 62的改变。例如，对于Vref 62的最小值与Vref 62的最大值之间的每一个步进值(例如，25mV)，可使用尾电流56及/或Vref控制信号66的对应值。换句话说，尾电流56的量可随着Vref 62的增加而减少，以在可能Vref 62值的整个范围内提供更大及/或一致的驱动强度。通过在Vref 62增加时减小尾电流56，正输出74及负输出76的输出共模也调整得更高。共模的此增加使得NMOS晶体管68及70的输入对保持饱和且具有增加的驱动强度。

[0033] 尽管增加共模可增加CA缓冲器50的操作的一些方面，但CA缓冲器50对共模没有任何直接控制，这可能导致共模摆动。另外，CA缓冲器50可具有其它缺点。具体来说，在每一芯片中针对工艺及Vref 62变化训练及编程CA缓冲器50的Vref控制信号66及/或工艺控制信号64可能需要相对大量的测试时间。此外，尽管CA缓冲器50可补偿Vref 62变化及工艺变化，但CA缓冲器50在不添加额外局部温度传感器电路来监测温度的情况下不补偿温度变化。另外，所监测温度还需要在编程中得到补偿，这需要额外训练时间及半导体空间来实施。即使没有温度监测能力，CA缓冲器50也需要额外数字逻辑来基于Vref 62对电流源进行编程。此外，在逻辑实施方案与CA缓冲器50之间路由数字信号跟踪将消耗许多路由面积。为了减少一些面积问题，多个CA缓冲器50可共享相同代码/实施方案/编程。然而，由于以不同方式补偿CA缓冲器50的条件的灵活性较低，硅中CA缓冲器50之间的任何应力/热差异都将导致降级的性能。

[0034] 为了解决这些问题中的一些，可使用CA缓冲器21的模拟偏置控制实施例。例如，图3是可用作图1的CA缓冲器21中的至少一者的CA缓冲器100的电路图。尽管在图3中的CA缓冲器100的例子的所说明实施例中展示特定电路系统，但CA缓冲器21可包含额外电路系统，例如所说明CA缓冲器100的额外副本及/或CA缓冲器21中的额外级。CA缓冲器100的一部分101可类似于CA缓冲器50，区别仅在于省略可编程电流产生器58，且替代地可从正输出74与负输出76之间采样共模102。在部分103中，共模102被传输到NMOS晶体管104的栅极。NMOS晶体管104耦合到电流镜108的第一支路106，且在第一支路106与接地之间。第二支路110经由路径112作为反馈连接到设置尾电流56的电流源113。因此，尾电流56中的电流量至少部分基于共模电压。路径112上的电荷量受来自第二支路110的路径114及116上的电荷数量的影响。换句话说，第二支路110上的电荷可1)基于Vref 62通过路径114及2)基于工艺及温度通过路径116至少部分耗散到接地以补偿此工艺、温度及Vref 62变化。

[0035] NMOS晶体管118耦合到第二支路110与接地之间的路径114。NMOS晶体管118的栅极端子耦合到Vref 62。随着Vref 62的增加，更多电荷经由NMOS晶体管118耗散到接地，借此减少尾电流56。然后，共模102以受控方式上升，所述受控方式至少部分基于NMOS晶体管118的大小/强度。换句话说，CA缓冲器100类似于CA缓冲器50那样执行Vref 62补偿，但具有一些共模102控制。

[0036] NMOS晶体管120耦合到第二支路110与接地之间的路径116。NMOS晶体管120的栅极端子耦合到用于控制工艺及温度效应的本地产生的参考电压(VR)122。VR 122通过控制电流来补偿工艺及温度效应，使得通过在两个电阻器124与126之间导出VR 122，且用VR 122控制NMOS晶体管120，共模102跨不同工艺及温度保持一致。具体来说，通过NMOS晶体管120的电流取决于工艺角及温度。使用此相依性，在快速角中，VR 122及NMOS晶体管120耗散更多电荷，导致尾电流56减小，而在慢速角中，VR 122及NMOS晶体管120耗散更少电荷，以增加尾电流56以控制共模102输出。

[0037] 共模102的输出电压可等于或至少基于VR 122及Vref 62的一部分。Vref 62的部分是Vref 62的百分比，其中所述百分比至少部分基于NMOS晶体管120与NMOS晶体管118之间的比率。换句话说，使用比率乘以Vref 62的乘法运算来对Vref 62进行加权。此外，路径112、114及116上的电流之间的关系可至少部分基于电阻器128、130及/或132的电阻的关系。

[0038] 图4是利用图3的CA缓冲器100的过程200的流程图。过程200包含对半导体装置的数据缓冲器(CA缓冲器100)的输出的共模102进行采样(框202)。输出可包含差分信号来表示数据(例如，CA位)。CA缓冲器100还将所采样共模传输到耦合到电流镜108的第一支路106的第一晶体管(NMOS晶体管104)的栅极(框204)。CA缓冲器100使用电流镜108至少部分基于所采样共模102来向电流镜108的第二支路110提供某个量的电荷(框206)。此外，CA缓冲器100通过使用耦合到第二晶体管的栅极端子的数据缓冲器的参考电压(Vref 62)来控制第二晶体管而经由来自第二支路110的第一路径(路径114)通过第二晶体管(NMOS晶体管118)耗散电荷的第一部分(框208)。因此，第一部分可随着Vref 62改变而改变。另外，CA缓冲器
100通过使用耦合到第三晶体管(NMOS晶体管120)的栅极端子的本地产生的参考电压(VR 
122)来控制第三晶体管而经由来自第二支路110的第二路径(路径116)通过第三晶体管耗散电荷的第二部分(框210)。如先前所述，VR 122可在电压供应器(VDD)与接地之间串联耦合的电阻器124与126之间产生。另外，由于VR 122随半导体装置的芯片的温度及工艺角而变化，因此第二部分随温度及工艺角变化而变化。此外，CA缓冲器100使用电荷的第三部分来控制数据缓冲器(CA缓冲器100)的尾电流56(框212)。例如，可经由来自电流镜108的第二支路110的第三路径(例如，路径112)来执行尾电流56的控制。由于从第二支路耗散的电荷量随着Vref 62改变、温度改变及工艺角改变而变化，因此第三部分(及尾电流56)随Vref 
62改变、温度改变及工艺角改变而变化。

[0039] 如先前所述，使用基于模拟偏置的电流控制CA缓冲器100相比于CA缓冲器50可提供切实的益处。例如，可在没有冗长硅测试及编程时序的情况下实施CA缓冲器100，从而使得使用CA缓冲器100的半导体产品比使用CA缓冲器50的半导体产品更快地被交付。此外，由于CA缓冲器100的电流控制不依赖于数字控制，因此CA缓冲器100归因于数字逻辑实施方案与CA缓冲器100之间没有数字逻辑实施方案或信号跟踪而可需要较少硅面积。此外，CA缓冲器100跨工艺、温度及Vref 62变化提供对共模102的控制。此外，由于每一CA缓冲器100可在消耗相对较少的面积的情况下本地控制，因此可独立地驱动每一CA缓冲器100来补偿单个装置中不同CA缓冲器100之间的差异条件(例如，温度)。CA缓冲器100也可具有增强的高频响应，因为共模噪声通过模拟环路控制来衰减。另外，当与CA缓冲器50相比较时，CA缓冲器100还可在缓冲数据的数据眼中提供增强的眼开口。

[0040] 虽然本公开可易于有各种修改及替代形式，但特定实施例已通过图式中的实例展示且已在本文中详细描述。然而，应了解，本公开并不希望限于所揭示的特定形式。而是，本公开希望涵盖落入如由所附权利要求书定义的本公开的精神及范围内的全部修改、等效物及替代物。

[0041] 本文中提出及要求的技术被引用并应用于具实用性的实物及具体实例，其明显改进本技术领域且因而并非抽象的、无形的或纯理论的。此外，如果附加于本说明书末尾的任何权利要求含有指定为“用于[执行功能]的构件……”或“用于[执行功能]的步骤……”的一或多个要素，那么这些元件希望根据35U.S.C.112(f)解释。然而，对于含有以任何其它方式指定的要素的任何权利要求，此类要素并不希望根据35U.S.C.112(f)解释。