技术领域
[0001] 本申请涉及信号处理技术领域，尤其涉及一种自适应相位调整电路。
相关背景技术
[0002] 为了同步JESD204B系统中的多个器件，即多芯片同步，需要每一个器件都有各自的SYSREF/DCLK对。DCLK(采样时钟)对SYSREF(系统参考)信号采样，确定SYSREF由0到1的第一个DCLK上升沿时刻，即确定性延时。
[0003] 但目前DCLK对SYSREF信号的采样正确性无法保障，且对SYSREF信号的延迟信号的相位调整不够实时，导致相位调整效率低的问题。
具体实施方式
[0031] 为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0032] 图1是本申请实施例提供的自适应相位调整电路的示意图之一，如图1所示，本申请实施例提供一种自适应相位调整电路，该电路包括：
[0033] 延迟单元100和计算单元110；
[0034] 其中，所述计算单元110用于确定调整数值指示信息和调整方向指示信息，并将所述调整数值指示信息和所述调整方向指示信息提供给所述延迟单元；所述延迟单元100用于根据所述调整数值指示信息和所述调整方向指示信息调整系统参考SYSREF信号的延迟信号的相位。
[0035] 具体地，确定性延迟的精度和可靠性取决于DCLK与SYSREF之间的时序关系。
[0036] 为了保证DCLK对SYSREF的采样正确，一般需要SYSREF的脉宽足够宽，比如两倍的DCLK周期，此时SYSREF的脉宽内至少有两个DCLK上升沿，存在不同的上电或jitter(抖动)，引起不同的DCLK沿采样，造成了确定性延时的不确定性
[0037] 本申请为了减小确定性延时的不确定性，仅采用一个DCLK周期的SYSREF脉宽，保证只有一个采样时刻。
[0038] 图2是采样时钟DCLK与系统参考SYSREF信号之间的时序关系示意图，如图2所示，SYSREF信号的脉宽为T0，DCLK周期为T0(T0大于0)，SYSREF信号的上升沿时刻为t1，在该SYSREF脉宽内DCLK的上升沿时刻为t2，t2‑t1即为采样时间，t1+T0‑t2为保持时间。
[0039] 为了快速实时，采用完全的模拟电路，不需要数字域判断、分析和处理。
[0040] 延迟单元100的输入(In)为系统参考信号(SYSREF信号)，输出为SYSREF信号的延迟信号(SYSREF_out)。计算单元110与延迟单元100连接，计算单元可以对SYSREF信号的采样时间进行测量，确定出用于调整延迟的调整数值指示信息及调整方向指示信息，并把确定出的调整数值指示信息及调整方向指示信息提供给延迟单元，延迟单元根据调整数值指示信息和调整方向指示信息调整SYSREF信号的延迟信号的相位，输出该延迟信号。
[0041] 本申请实施例提供的自适应相位调整电路，用计算单元对SYSREF信号进行分析得到调整数值指示信息及调整方向指示信息，由延迟单元根据该调整数值指示信息及调整方向指示信息调整SYSREF信号的延迟信号的相位，去除了通过遍历尝试带来的调整时间过长的问题，实现了简单便捷的自适应相位调整，提高了延迟信号相位调整效率。
[0042] 在一些实施例中，所述计算单元包括模拟计数器；
[0043] 所述模拟计数器用于获取计数值并将所述计数值通过锁存器提供给减法器；所述计数值是通过对所述延迟信号的上升沿和采样时钟DCLK的上升沿之间的脉宽进行计数获得的，且所述计数值用于确定SYSREF信号的采样时间。
[0044] 具体地，可以通过时钟信号CLK对SYSRFE的上升沿和DCLK的上升沿之间的脉宽计数来测量采样时间数值。
[0045] 计算单元包括模拟计数器，模拟计数器用于获取计数值，该计数值是通过对所述延迟信号的上升沿和采样时钟DCLK的上升沿之间的脉宽进行计数获得的，且所述计数值用于确定SYSREF信号的采样时间；模拟计数器将计数值通过锁存器提供给减法器。
[0046] 例如，图3是本申请实施例提供的自适应相位调整电路的示意图之二，如图3所示，模拟计数器的第一端口与DCLK连接，采样时钟信号通过第一端口输入模拟计数器；模拟计数器的第二端口与时钟信号CLK连接，时钟信号通过第二端口输入模拟计数器；模拟计数器的第三端口与延迟单元的输出端口(Out)连接，SYSREF信号/延迟信号通过第三端口输入模拟计数器。
[0047] 如图2所示，模拟计数器利用CLK对SYSRFE的上升沿和DCLK的上升沿之间的脉宽计数，即SYSREF信号的上升沿开始计数，DCLK的上升沿结束计数，得到计数值Ct，计算计数值Ct与CLK周期的乘积，获得SYSREF信号的采样时间。
[0048] 其中，SYSREF信号的脉宽为T0，DCLK周期为T0，CLK周期为Tclk(Tclk大于0)，这里T0＝N×Tclk。由于是对SYSREF的上升沿与DCLK的上升沿之间的脉宽计数，模拟计数器能够得到计数的范围为[0，N]，因此取N＝2M‑1，且N和M为正整数。
[0049] 如图3所示，模拟计数器的第四端口与锁存器的第一端口连接，在DCLK上升沿到来并结束计数后，得到计数值Ct，计数值Ct通过模拟计数器的第四端口与锁存器的第一端口传输至锁存器。
[0050] 本申请实施例提供的自适应相位调整电路，采用计数的方式，即通过CLK对SYSRFE的上升沿和DCLK的上升沿之间的脉宽计数，来测量采样时间数值，基于测量的采样时间数值进行延迟信号的相位调整，保证了DCLK对SYSREF的采样正确。
[0051] 在一些实施例中，所述计算单元还包括锁存器；
[0052] 所述锁存器用于在所述延迟信号的下降沿到来的情况下，在所述延迟信号的下降沿对所述计数值进行锁存并输出给所述减法器。
[0053] 具体地，计算单元还包括锁存器，在延迟信号的下降沿到来时，触发锁存器对模拟计数器当前的计数值进行锁存，并将该计数值输出给减法器。
[0054] 如图3所示，锁存器的第一端口与模拟计数器的第四端口连接；锁存器的第二端口与延迟单元的输出端口连接，可以监测延迟信号获知延迟信号下降沿的到来；锁存器的第三端口与减法器的第一端口连接，通过锁存器的第三端口与减法器的第一端口将所存的计数值Ct1传输至减法器，在减法器进行进一步处理。
[0055] 本申请实施例提供的自适应相位调整电路，通过锁存器来迅速锁存延迟信号的下降沿到来时的计数值，实现对计数值存储和传输的高速控制。
[0056] 在一些实施例中，所述计算单元还包括延迟缓冲器；
[0057] 所述延迟缓冲器与所述模拟计数器连接，并且所述延迟缓冲器用于在所述延迟信号的下降沿到来的情况下，将模拟计数器的计数值清零。
[0058] 具体地，计算单元还包括延迟缓冲器，延迟缓冲器用于在延迟信号的下降沿到来时将模拟计数器的计数值清零。
[0059] 如图3所示，延迟缓冲器与延迟单元的输出端口连接，可以监测延迟信号获知延迟信号下降沿的到来；延迟缓冲器还与模拟计数器的第五端口连接，当监测到延迟信号的下降沿到来时将模拟计数器的计数值清零。
[0060] 本申请实施例提供的自适应相位调整电路，在延迟信号下降沿到来时利用延迟缓冲器对计数器清零，为下一轮延迟调整做准备，有利于延迟信号的自适应连续相位调整。
[0061] 在一些实施例中，所述计算单元还包括减法器；
[0062] 所述减法器用于通过对预设参考值和所述计数值做减法获得调整数值指示信息和所述调整方向指示信息。
[0063] 具体地，计算单元还包括减法器，减法器用于对预设参考值和计数值做减法，并根据做减法得到的结果确定调整数值指示信息和调整方向指示信息。
[0064] 如图3所示，减法器的第一端口与锁存器的第三端口连接，通过减法器的第一端口获得锁存的计数值Ct1；减法器的第二端口用于获取预设参考值Ref，Ref为正整数。
[0065] 预设参考值Ref与计数值Ct1通过减法器相减得到调整数值指示信息Ctrl和调整方向指示信息b，根据Ctrl和b便可控制延迟单元的调整数值和调整方向。
[0066] 例如，Ref‑Ct1为正数时(Ct1非零)，则b大于0，指示调整方向为减小延迟，且Ctrl＝Ref‑Ct1，指示调整数值为Ctrl×Tclk(即Ctrl倍的CLK周期)。
[0067] 再例如，Ref‑Ct1为负数时(Ct1非零)，则b小于0，指示调整方向为增大延迟，且Ctrl＝Ct1‑Ref，指示调整数值为Ctrl×Tclk。
[0068] 减法器的第三端口用于向延迟单元传输调整方向指示信息b，减法器的第四端口用于向延迟单元传输调整数值指示信息Ctrl。
[0069] 本申请实施例提供的自适应相位调整电路，为了保证DCLK对SYSREF的采样正确，采用计数方法进行自适应相位调整，具体是通过将获得的计数值与预设参考值做减法，得到调整数值指示信息Ctrl和调整方向指示信息b来确定延迟单元的调整数值和方向，直接调整延迟，去除了通过遍历尝试带来的调整时间过长的问题。
[0070] 在一些实施例中，所述SYSREF信号的采样时间以及保持时间所满足的时间裕度为：
[0071] Te＝Tclk×Ref
[0072] 其中，Te表示SYSREF信号的采样时间以及保持时间所满足的时间裕度；Tclk表示时钟信号CLK的周期；Ref表示预设参考值，所述预设参考值为正整数。
[0073] 具体地，为了保证数据转换正确，SYSREF信号的采样时间和保持时间都需要满足相应的时间裕度Te，即设定的一个采样时间目标值。
[0074] Tclk是时钟信号CLK的周期。Ref为预设参考值，且Ref为正整数。
[0075] 如图2所示，假设SYSREF的脉宽为T0，DCLK周期为T0，CLK周期为Tclk，这里T0＝N×Tclk，因为在SYSREF的上升沿与DCLK的上升沿之间，计数器能够得到计数的范围为[0，N]，故取N＝2M‑1，N和M为正整数。t2‑t1为采样时间，t1+T0‑t2为保持时间，要保证最佳的采样和保持裕度，取时间裕度为Te＝Tclk×Ref，预设参考值Ref为正整数，可取Ref＝2M‑1。
[0076] 本申请实施例提供的自适应相位调整电路，采用自适应相位调整的同时，保证最佳的SYSREF信号采样时间和保持时间裕度，保证了数据转换正确。
[0077] 在一些实施例中，在所述SYSREF信号为低电平的情况下，所述计数值为0，所述调整数值指示信息为预设参考值，且调整方向为增加延迟。
[0078] 具体地，当SYSREF信号为低电平时，计数值Ct1一直为0，减法器输出的调整数值指示信息Ctrl为预设参考值Ref，调整方向指示信息b为1，指示调整方向为增加延迟。
[0079] 例如，上电后，模拟计数器的初始计数值为0，SYSREF信号为低电平，计数值Ct1＝0，减法器输出的调整数值指示信息Ctrl＝Ref‑0，即输出预设参考值Ref，减法器输出的调整方向指示信息1，表示调整方向为增加延迟，延迟单元根据减法器输出的预设参考值Ref与调整方向指示信息1，增加延迟Ref×Tclk，即延迟信号相比于SYSREF信号延时Ref×Tclk，即时间裕度Te。
[0080] 在一些实施例中，在所述SYSREF信号为低电平的情况下，或者在所述SYSREF信号为高电平且所述延迟信号为低电平的情况下，所述延迟信号相比于所述SYSREF信号的延时为所述时间裕度。
[0081] 具体地，当SYSREF信号为低电平时(如图3中的1区域)，计数值Ct1一直为0，减法器输出的调整数值指示信息Ctrl为预设参考值Ref，调整数值为Tclk×Ref，即时间裕度Te。
[0082] 当SYSREF信号为高电平、且延迟信号为低电平时，即SYSREF信号为图3中的2区域，延迟信号为图3中的1区域时，延迟单元保持延时为时间裕度Te不变。
[0083] 在一些实施例中，在所述SYSREF信号的采样时间大于所述时间裕度的情况下，调整方向为增加延迟，且调整数值为所述SYSREF信号的采样时间减去所述时间裕度的差值。
[0084] 具体地，经过SYSREF信号的延迟信号的上升沿与DCLK的上升沿，并用模拟计数器计数获得计数值，当延迟信号的下降沿到来时，即延迟信号的电平从图3中的2区域转换到3区域时，锁存器对得到的计数值进行锁存输出，经过减法器的输出值可以确定SYSREF信号的采样时间T1。图4是本申请实施例提供的示例场景的相位调整示意图之一，如图4所示，当采样时间T1大于时间裕度Te时，对应的调整方向为增加延迟(b<0)，且调整数值为SYSREF信号的采样时间减去时间裕度的差值，即T1‑Te。
[0085] 在一些实施例中，在所述SYSREF信号的采样时间小于所述时间裕度的情况下，调整方向为减小延迟，且调整数值为所述时间裕度减去所述SYSREF信号的采样时间的差值。
[0086] 具体地，图5是本申请实施例提供的示例场景的相位调整示意图之二，如图5所示，当采样时间T1小于时间裕度Te时，对应的调整方向为减小延迟(b>0)，且调整数值为时间裕度减去SYSREF信号的采样时间的差值，即Te‑T1。
[0087] 本申请实施例提供的自适应相位调整电路，通过测量SYSREF的采样时间来确定初始值(即T1)，然后与目标值(即Te)相减后直接调整延迟，去除了通过遍历尝试带来的调整时间过长的问题，并且采用完全的模拟电路，不需要数字域判断、分析和处理，实现了实时高效的延迟调整，从而实现高效的延迟信号自适应相位调整。
[0088] 下面通过具体示例对上述各实施例提供的自适应相位调整电路进一步说明：
[0089] 示例1：
[0090] SYSREF的脉宽为T0，DCLK周期为T0，CLK周期为Tclk，这里T0＝N×Tclk，因为在SYSREF的上升沿与DCLK的上升沿之间，计数器能够得到计数的范围为[0，N]，因此取N＝2M‑1，N和M为正整数。为了最大采样和保持的裕度取Te＝Tclk×Ref，Ref为正整数，推荐Ref＝
2M‑1。自适应相位调整电路实现自适应调整的过程如下：
[0091] 步骤1、上电后，计数器初始值为0，SYSREF为图3所示的1区域低电平时，Ct1一直为0，减法器输出数值Ref‑0＝Ref，方向b＝1；
[0092] 步骤2、延迟单元调整延迟增加Ref，SYSREF_out(延迟信号)比SYSREF延时Te；
[0093] 步骤3、SYSREF_out为1区域时，延迟单元保持延时Te；
[0094] 步骤4、SYSREF_out上升沿到来，由1区域转到2区域时，计数器利用CLK计数，SYSREF_out信号的上升沿开始计数；
[0095] 步骤5、DCLK上升沿到来，结束计数，得到计数值Ct1；
[0096] 步骤6、SYSREF_out下降沿沿到来，由2区域转到3区域时，锁存器在SYSREF_out下降沿锁存输出。同时SYSREF_out下降沿经过延时缓冲器对计数器清零。
[0097] 步骤7、Ref与Ct1通过减法器相减得到调整数值指示信息Ctrl和调整方向指示信息，b来控制延迟单元的调整数值和调整方向。如图4所示，当SYSREF信号的采样时间T1>Te时，Te‑T1<0，b<0；如图5所示，当T10，b>0。
[0098] 步骤8、b<0时延迟单元增加延迟T1‑Te，b>0时延迟单元减小延迟Te‑T1。图6是本申请实施例提供的示例场景的相位调整示意图之三，如图6所示，即为最终的自适应结果，调整SYSREF_out满足了DCLK最大的采样和保持裕度Te。
[0099] 本申请实施例提供的自适应相位调整电路，快速实时，采用完全的模拟电路，不需要数字域判断、分析和处理；通过测量SYSREF的采样时间来确定初始值，然后与目标值相减后直接调整延迟，去除了通过遍历尝试带来的调整时间过长的问题；并减小确定性延时的不确定性，仅采用一个DCLK周期的SYSREF脉宽，保证只有一个采样时刻，实现了自适应相位调整，保证了最佳的采样和保持裕度。
[0100] 需要说明的是，本申请上述各实施例中对单元的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
[0101] 另外需要说明的是：本申请实施例中术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的术语在适当情况下可以互换，以便本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施，且“第一”、“第二”所区别的对象通常为一类，并不限定对象的个数，例如第一对象可以是一个，也可以是多个。
[0102] 本申请实施例中术语“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。
[0103] 本申请实施例中术语“多个”是指两个或两个以上，其它量词与之类似。
[0104] 显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
