[0001] 本公开涉及集成电路领域，尤其涉及一种时间偏差校准装置、方法、芯片与电子设备。

[0002] 校准电路在模拟混合信号集成电路中，可用来修正模拟电路的非理想因素，校准电路可包含模拟电路与数字电路两部分，通过二者结合来实现模拟电路自身无法达到的精度要求。模数转换器(Analog to Digital Converter，ADC)是一种将模拟信号转换为数字信号的电子系统，可通过集成电路实现。高速高性能模数转换器(例如采样率大于100MS/s的模数转换器)可应用在无线通讯、激光雷达、有线传输等领域。

[0003] 为了实现高采样率，模数转换器可以采用时间交织结构，即模数转换器可包括N个(N≥2)相同的子通道，通过N个子通道轮流对输入信号进行采样与量化，从而在整体上将采样率提升N倍。图1示出相关技术中两通道时间交织模数转换器的采样时序图，如图1所示，在理想情况下，各个子通道的采样时间间隔是均匀的，均为采样周期TS。然而，在实际芯片中，子通道之间不可避免地会存在由于走线和元件导致的失配，从而不同通道间的采样时间间隔会与理想的采样周期TS发生偏移，产生时间偏差Δt，严重影响时间交织模数转换器的性能。因此，时间交织模数转换器需要对通道间的时间偏差进行校准，以满足模数转换器的高性能要求。

[0037] 以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。

[0038] 在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。

[0039] 另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。

[0040] 相关技术中，针对时间交织的多通道模数转换器中时间偏差的校准方法，可以利用多通道模数转换器的输入信号的统计特性进行时间偏差提取；或者，也可以为多通道模数转换器设置参考通道，利用参考通道及多通道模数转换器的输入信号的导数特性，进行时间偏差提取。

[0041] 然而，上述校准方法都依赖于输入信号的性质(例如包括输入信号的导数、自相关函数、时域过零特性等)，对输入信号提出了相应的要求(例如包括要求输入信号是交流信号、宽平稳信号、时域过零信号等)。因此，上述校准方法无法在任意输入信号下均可工作，在很多应用场景中无法满足系统的要求，如系统需要支持直流信号、非平稳信号输入等情况。

[0042] 在此情况下，可以为多通道模数转换器设置参考时钟信号，利用参考时钟信号进行时间偏差校准，其校准原理不依赖于输入信号的性质，能够很好地适配任意输入信号。

[0043] 图2示出相关技术中利用参考时钟信号进行时间偏差校准的两种实现方案的示意图。

[0044] 如图2所示，在方案1中，通道1和通道2为时间交织模数转换器的两个通道，Vin表示时间交织模数转换器的输入信号，CLKref表示参考时钟信号，CLK1表示通道1的采样时钟信号，CLK2表示通道2的采样时钟信号，△t表示通道1和通道2之间的时间偏差。△V表示由于通道1和通道2之间存在时间偏差△t，这两个通道对参考时钟信号CLKref的采样误差。方案1将参考时钟信号CLKref从时间交织模数转换器的输入端注入，让每个通道(例如通道1、通道2)对其进行采样与量化，通过比较量化结果的大小来实现时间偏差信息的提取和校准。

[0045] 如图2所示，在方案2中，通道1和通道2为时间交织模数转换器的两个通道，Vin表示时间交织模数转换器的输入信号，PN表示随机抖动信号，CLKref表示参考时钟信号，CD1和CD2表示参考时钟信号CLKref的采样电容。CS1和CS2表示输入信号Vin的采样电容。方案2将参考时钟信号CLKref经过一个随机抖动信号PN调制后，从每个通道(例如通道1、通道2)的本地注入到时间交织模数转换器，经过采样与量化后，将每个通道的输出信号与PN信号作相关，提取出各个通道对参考时钟信号CLKref的采样与量化结果，比较量化结果的大小来实现时间偏差信息的提取和校准。

[0046] 可见，方案1在进行时间偏差校准时，要将模数转换器输入端的开关由正常工作时的输入信号Vin切换至参考时钟信号CLKref，需要中断模数转换器的正常工作状态，因此方案1是一种前台校准方法，在很多场景中难以应用。其中，前台校准需要向模数转换器输入一个已知的信号，根据已知信号的特征进行校准信息的提取，此校准方法会中断模数转换器的正常工作状态。

[0047] 方案2利用随机抖动信号PN实现了将参考时钟信号CLKref与输入信号Vin同时注入时间交织模数转换器，并且能够在输出端对二者进行分离，因此无需中断模数转换器的正常工作状态，实现了后台校准。其中，后台校准能够在模数转换器正常工作的同时进行校准信息的提取，无需中断模数转换器的正常工作状态。然而，方案2的校准精度较低，校准完毕后时间偏差的残留误差较大，主要来源于通道间走线和元件的失配。

[0048] 图3示出相关技术中校准精度受限原因的示意图。如图3所示，由于方案2将参考时钟信号CLKref从每个通道的本地注入，当通道间参考时钟信号的走线、开关、电容等元件存在失配时，即使通道间不存在时间偏差，不同通道也会看到不一样的参考时钟信号CLKref，从而影响时间偏差的校准；当通道间输入信号Vin的走线、开关、电容等元件存在失配时，此部分产生的时间偏差无法被参考时钟信号CLKref所感知，从而也会影响时间偏差的校准。因此，方案2在时间偏差校准完毕后的残留误差较大，精度较低，难以得到广泛的应用。可知，上述校准方案无法同时兼顾后台工作能力(例如能够在模数转换器正常工作的同时进行校准信息的提取，无需中断模数转换器的正常工作状态)与校准精度的要求，其应用场景受到了极大的限制。

[0049] 考虑到相关技术中的时间偏差校准方法无法在任意输入信号下工作，以及利用参考时钟信号进行时间偏差校准的方法，无法同时满足后台工作与校准精度的要求，现有方法无法应用至工业产品中。

[0050] 有鉴于此，本公开的实施例提出了一种时间偏差校准装置，该时间偏差校准装置可在任意输入信号下工作、可进行后台校准、校准精度高(例如校准完毕后没有残留的时间偏差)。图4示出本公开实施例的时间偏差校准装置的示意图，如图4所示，所述时间偏差校准装置1用于校准多通道模数转换器2，其中，模数转换器2可以包括N个(N≥2)通道，也即，模数转换器2可以由N个相同的模数转换器并联构成，每个模数转换器可作为一个通道，模数转换器2的N个通道可按照预设顺序(例如包括从通道1至通道N的顺序)轮流对输入信号进行采样与量化。

[0051] 如图4所示，所述时间偏差校准装置1包括输入缓冲器11和时间偏差提取模块12，所述输入缓冲器11连接所述模数转换器2的输入端，所述时间偏差提取模块12连接所述模数转换器2的输出端；

[0052] 所述输入缓冲器11用于将经过随机抖动信号PN调制后的参考时钟信号Vd和所述待处理信号Vin的加和信号Vin,ADC，注入所述模数转换器2，以使所述模数转换器2的多个通道按照预设顺序轮流对所述加和信号Vin,ADC进行采样与量化，输出每个通道的原始输出信号Draw；

[0053] 其中，初始的参考时钟信号CLKref通过引入随机抖动信号PN进行调制，可生成调制后的参考时钟信号Vd，随机抖动信号PN可以是电压为正的信号，也可以是电压为负的信号，本公开的实施例对随机抖动信号PN的大小不作限制。

[0054] 所述时间偏差提取模块12用于根据所述模数转换器2的每个通道的原始输出信号Draw和所述随机抖动信号PN，确定用于校准所述模数转换器2采样时钟的时间偏差△t，以及所述原始输出信号Draw的校准结果Dout。

[0055] 与图2中的方案1相比较，本公开实施例的时间偏差校准装置1通过引入随机抖动信号PN，将初始的参考时钟信号CLKref经过随机抖动信号PN调制后，得到调制后的参考时钟信号Vd，并利用输入缓冲器11，将调制后的参考时钟信号Vd和待处理信号Vin的加和信号Vin,ADC注入到时间交织的多通道模数转换器2的输入端。并在模数转换器2的输出端利用时间偏差提取模块12，将预测的参考时钟信号从输入的原始输出信号Draw中分离，可以在持续有输入信号的情况下进行校准，无需中断模数转换器2的正常工作状态，实现了后台校准。

[0056] 与图2中的方案2相比，本公开实施例的时间偏差校准装置1将调制后的参考时钟信号Vd注入的位置，由每个子通道模数转换器本地(见图2方案2蓝色部分)移到了包含多通道的模数转换器2的输入端，从而校准精度不受通道间走线与元件失配的影响。具体而言，在本公开实施例的时间偏差校准装置1中，由于调制后的参考时钟信号Vd与输入的待处理信号Vin是经由输入缓冲器11，从模数转换器2的输入端注入，对于模数转换器2包含的每个子通道的模数转换器来说，二者经过的走线、开关、电容等元件是一致的，当由于通道间输入信号的走线、开关、电容等元件存在失配产生了时间偏差时，调制后的参考时钟信号Vd能感知到与输入的待处理信号Vin相同的走线、开关、电容等元件的失配，从而可以提取出由这部分失配产生的时间偏差，并进行校准。因此，本公开实施例的时间偏差校准装置1在校准完毕后，没有残留的时间偏差，极大地提升了校准精度。

[0057] 可见，本公开实施例的时间偏差校准装置1通过输入缓冲器11与时间偏差提取模块12的配合工作，其对时间偏差△t的提取可以不依赖于输入的待处理信号Vin的性质(例如包括无需待处理信号Vin的导数、自相关函数、时域过零)，待处理信号Vin可以是任意信号，可在任意输入的待处理信号Vin下工作。该时间偏差校准装置1可实现后台校准，工作时无需中断模数转换器2的正常工作状态，并且，该时间偏差校准装置1的校准精度高，不受通道间走线和元件失配的影响，校准完毕后无残留的时间偏差。

[0058] 在一种可能的实现方式中，模数转换器2的每个通道可对应一个时间偏差提取模块12，例如，如果模数转换器2具有N个通道，时间偏差校准装置1可包括N个时间偏差提取模块12，模数转换器2的第一个通道的输出端可连接第一个时间偏差提取模块12，模数转换器2的第二个通道的输出端可连接第二个时间偏差提取模块12,以此类推，模数转换器2的第N个通道的输出端可连接第N个时间偏差提取模块12。

[0059] 这样，N个时间偏差提取模块12可按照预设顺序轮流根据模数转换器2的各通道的原始输出信号Draw和所述随机抖动信号PN，确定用于校准所述模数转换器2采样时钟的时间偏差△t，以及所述原始输出信号Draw的校准结果Dout。

[0060] 示例性地，模数转换器2的N个通道可在每个周期按照1～N的编号顺序轮流对输入的加和信号Vin,ADC进行采样与量化，也即，对于任意第P个周期，第一个通道可在TP时刻开始对输入的加和信号Vin,ADC进行采样与量化，第二个通道可在TP+(2‑1)×TS时刻开始对输入的加和信号Vin,ADC进行采样与量化，以此类推，第N个通道可在TP+(N‑1)×TS时刻开始对输入的加和信号Vin,ADC进行采样与量化，其中，TP表示第一个通道在第P个周期的开始采样时刻，TS表示同一周期内任意相邻的两个通道开始采样时刻的相位差。

[0061] 其中，每个通道对应的时间偏差提取模块12可将M个(例如M为107)周期作为一组，每隔M个周期对该通道的采样时钟校准一次。应当理解，本公开实施例对M的具体取值不作限制，可根据实际的应用场景进行设置。这样，轮到模数转换器2的第K个通道(K为1至N中的任意值)对输入的加和信号Vin,ADC进行采样与量化时，第K个通道输出采样与量化后的原始输出信号Draw至对应的第K个时间偏差提取模块12，如果当前组还未到达M个周期，第K个通道的时间偏差提取模块12可以累计当前周期第K个通道的原始输出信号Draw和随机抖动信号PN，用于后续累计到M个周期时确定当前组的参考时钟预测信号Dd，并根据当前周期的原始输出信号Draw和随机抖动信号PN，结合上一组M个周期由原始输出信号Draw和随机抖动信号PN确定的参考时钟预测信号Dd，确定当前周期第K个通道采样量化后的原始输出信号Draw的校准结果Dout；如果当前组到达了M个周期，该时间偏差提取模块12可以根据当前周期的第K个通道的原始输出信号Draw和随机抖动信号PN，以及之前M‑1个周期累计的第K个通道的原始输出信号Draw和随机抖动信号PN，确定当前组的参考时钟预测信号Dd，进而根据当前组的参考时钟预测信号Dd及当前周期的第K个通道的原始输出信号Draw和随机抖动信号PN，确定用于校准模数转换器2第K个通道采样时钟的时间偏差△t，以及第K个通道采样量化后的原始输出信号Draw的校准结果Dout。

[0062] 应当理解，在满足模数转换器2的每个通道对应一个时间偏差提取模块12的情况下，本公开的实施例对模数转换器2的通道数以及时间偏差提取模块12的数量不作具体限制，可根据实际的应用场景进行设置。

[0063] 图5示出本公开实施例的一种时间偏差校准装置的示意图，下面以图5为例，对本公开实施例的时间偏差校准装置1进行展开说明。如图5所示，模数转换器2具有两个通道(例如通道1、通道2)，通道1和通道2可以轮流对输入模数转换器2的信号进行采样和量化。其中，CS1表示通道1的采样电容，CS2表示通道2的采样电容。为了匹配该包含双通道的模数转换器2，对该包含双通道的模数转换器2进行时间偏差校准，本公开实施例的时间偏差校准装置1可包括输入缓冲器11和两个时间偏差提取模块12。其中，输入缓冲器11连接所述模数转换器2的输入端，一个时间偏差提取模块12连接模数转换器2中通道1的输出端(图5未示出)，另一个时间偏差提取模块12连接模数转换器2中通道2的输出端。

[0064] 如图5所示，初始的参考时钟信号CLKref经过随机抖动信号PN(例如+1或‑1)调制后，可以得到调制后的参考时钟信号Vd。调制后的参考时钟信号Vd经由输入缓冲器11与输入的待处理信号Vin求和，得到加和信号Vin,ADC，并将该加和信号Vin,ADC注入时间交织的模数转换器2的输入端。

[0065] 其中，输入缓冲器11可以是差模结构的缓冲器，具有正(p)端和负(n)端，可设置一个选择器，其输出端分别连接输入缓冲器11的正(p)端和负(n)端。若随机抖动信号PN为+1，则调制后的参考时钟信号Vd＝Vd,p，经由选择器注入到输入缓冲器11的正(p)端；若随机抖动信号PN信号为‑1，则调制后的参考时钟信号Vd＝Vd,n，经由选择器注入到输入缓冲器11的负(n)端。然后，输入缓冲器11可将调制后的参考时钟信号Vd(例如包括来自正端的Vd,p或来自负端的Vd,n)和待处理信号Vin的加和信号Vin,ADC，注入模数转换器2的输入端。模数转换器2接收到加和信号Vin,ADC，模数转换器2的通道1和通道2可轮流对加和信号Vin,ADC进行采样与量化，输出每个通道的原始输出信号Draw至对应的时间偏差提取模块12，时间偏差提取模块12可根据模数转换器2的每个通道的原始输出信号Draw和随机抖动信号PN，确定用于校准模数转换器2采样时钟的时间偏差△t，以及原始输出信号Draw的校准结果Dout。

[0066] 在一种可能的实现方式中，所述时间偏差提取模块12包括参考时钟信号预测电路121、时间偏差提取电路122、输出校准电路123，所述参考时钟信号预测电路121的输出端分别连接所述时间偏差提取电路122的输入端、所述输出校准电路123的输入端；所述参考时钟信号预测电路121用于根据所述模数转换器2的每个通道的原始输出信号Draw与所述随机抖动信号PN，提取参考时钟预测信号，例如图5所示，通道2对应的参考时钟信号预测电路
121提取的参考时钟预测信号Dd,2，通道1对应的参考时钟信号预测电路121提取的参考时钟预测信号Dd,1，下标的最后一位数字表示通道数；时间偏差提取电路122用于根据所述参考时钟预测信号，确定时间偏差△t，所述时间偏差△t包括正偏差或负偏差；所述输出校准电路123用于根据所述参考时钟预测信号、所述随机抖动信号PN、所述原始输出信号Draw，确定所述原始输出信号Draw的校准结果Dout，例如图5所示，通道2对应的输出校准电路123可确定通道2的原始输出信号Draw,2的校准结果Dout,2，其中，下标的最后一位数字表示通道数。

[0067] 下面对时间偏差提取模块12中的参考时钟信号预测电路121、时间偏差提取电路122、输出校准电路123进行展开说明。应当理解，由于每个通道对应的时间偏差提取模块12的工作原理相同，下面以通道2对应的时间偏差提取模块12为例对其进行说明。其中，为了便于介绍，可在各信号下标的最后一位增加表示对应通道号的数字，例如，可将通道1输出的原始输出信号Draw记为Draw,1，将通道2输出的原始输出信号Draw记为Draw,2。

[0068] 在一种可能的实现方式中，所述参考时钟信号预测电路121包括第一乘法器和低通滤波器LPF，所述第一乘法器连接所述低通滤波器LPF；所述第一乘法器用于将所述模数转换器2的通道2的原始输出信号Draw,2与所述随机抖动信号PN相乘，得到第一乘积结果Draw,2×PN；所述低通滤波器LPF用于对所述第一乘积结果Draw,2×PN进行低通滤波处理，得到参考时钟预测信号Dd,2。类似的，模数转换器2的通道1连接的参考时钟信号预测电路121，可以得到参考时钟预测信号Dd,1。

[0069] 其中，低通滤波器LPF是对第一乘积结果Draw,2×PN执行取平均操作，可对时间偏差7
的正负进行提取，需要很多个采样样本。例如，可选择10 个周期经由输入缓冲器11对模数转换器2进行调制后的参考时钟信号Vd注入，将模数转换器2输出的原始输出信号Draw,2与随
7
机抖动信号PN作乘法，然后对这10个样本取平均，得到参考时钟预测信号Dd,2。其中，单个
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通道的10个周期的采样，对于模数转换器2整体来说相当于10乘通道数次采样。应当理解，
7
本公开的实施例仅以10作为示例，其与注入的待处理信号Vin幅度，调制后的参考时钟信号Vd强度等有关，本公开的实施例对此不作限制。

[0070] 通过参考时钟信号预测电路121可从模数转换器2通道2的原始输出信号Draw,2中准确分离出参考时钟预测信号Dd,2。应当理解，模数转换器2的每个通道是对待处理信号Vin与调制后的参考时钟信号Vd的加和信号Vin,ADC进行采样和量化，参考时钟预测信号Dd,2相当于是单独将调制后的参考时钟信号Vd输入至模数转换器2的通道2得到的量化信号，实际上是没有向模数转换器2单独输入调制后的参考时钟信号Vd得到量化信号这步，实际执行的是对待处理信号Vin与调制后的参考时钟信号Vd的加和信号Vin,ADC进行采样和量化，然后通过将模数转换器2的通道2输出的原始输出信号Draw,2与随机抖动信号PN作乘法，再利用低通滤波器LPF对其取平均，将待处理信号Vin的量化信号与调制后的参考时钟信号Vd的量化信号二者分离，得到参考时钟预测信号Dd,2，该参考时钟预测信号Dd,2可代表调制后的参考时钟信号Vd的量化信号。

[0071] 在一种可能的实现方式中，所述时间偏差提取电路122包括第一减法器与比较器，所述第一减法器连接所述比较器；以通道2对应的时间偏差提取电路122为例，所述第一减法器用于对所述参考时钟预测信号Dd,2与预设的参考值Dd,ref(例如通道1的参考时钟预测信号Dd,1)做差，得到差值；所述比较器用于对所述差值与预设阈值(例如0)进行比较，并将比较结果作为通道2的时间偏差△t2，其中，比较器是将差值与0比较，判断差值否大于0，也可以将比较器替换为具有对差值取正负(例如sgn函数)功能的模块。

[0072] 时间偏差提取电路122实质上是将通道2提取出的参考时钟预测信号Dd,2，与预设的参考值Dd,ref进行比较，由参考时钟预测信号Dd,2与参考值Dd,ref的大小关系，得出预测的参考时钟信号Vd,2和量化前的参考值Vd,ref(Dd,ref是量化后的Vd,ref)的大小关系，从而得到时间偏差△t2是正偏差，还是负偏差，也就是模数转换器2的当前通道是滞后还是超前于理想的采样时刻。

[0073] 其中，参考值Dd,ref可以是某一预先设定值，也可以将其取为某一固定通道提取的参考时钟预测信号，例如通道1的参考时钟预测信号Dd,1，本公开的实施例对此不作限制。应当理解，如果参考值Dd,ref是某一固定通道提取的参考时钟预测信号，那么这个参考值Dd,ref可以动态变化，例如，在环境发生了变化(电压、温度等)的情况下，通道提取的参考时钟预测信号Dd会变，那其他通道也就以这个变化后的参考值Dd,ref进行校准。

[0074] 在一种可能的实现方式中，所述时间偏差校准装置1还包括可调延时线，所述可调延时线接收所述时间偏差提取模块提取的时间偏差，对所述多通道模数转换器2进行时间偏差的后台校准；其中，在当前通道的时间偏差提取模块12提取的时间偏差△t为正偏差的情况下，所述可调延时线将所述多通道模数转换器2的当前通道的采样时钟调整为超前预设数量的步长；或者，在当前通道的时间偏差提取模块12提取的时间偏差△t为负偏差的情况下，所述可调延时线将所述多通道模数转换器2的当前通道的采样时钟调整为滞后预设数量的步长。

[0075] 在示例中，时间偏差提取模块12中的时间偏差提取电路122得出时间偏差△t的正负，可通过可调延时线对当前通道的采样时钟进行调节，调节为滞后1个步长或超前一个步长。以此类推，时间偏差提取电路122可持续进行时间偏差△t提取，根据每次时间偏差△t的正负，继续对各通道的采样时钟进行调节。因为本公开实施例的时间偏差校准装置1是后台校准，随着模数转换器2工作，校准就在时刻进行，时间偏差△t的提取持续进行，对各通道的采样时钟的更新也是持续进行的。其中，时间偏差校准装置1对模数转换器2校准完毕，就是模数转换器2的每个通道会持续性地滞后1步长、再提前1步长、再滞后1步长，一直相对于一个时刻+1 ‑1+1 ‑1步长。

[0076] 在一种可能的实现方式中，所述输出校准电路123包括第二乘法器和第二减法器，所述第二乘法器连接所述第二减法器；以通道2对应的输出校准电路123为例，所述第二乘法器用于将所述参考时钟预测信号Dd,2与所述随机抖动信号PN相乘，得到第二乘积结果Dd,2×PN；所述第二减法器用于对通道2的原始输出信号Draw,2与第二乘积结果Dd,2×PN做差，得到通道2的原始输出信号Draw,2的校准结果Dout,2＝Draw,2‑Dd,2×PN，该校准结果Dout,2表示从通道2的原始输出信号Draw,2恢复出的实际输入的待处理信号Vin的量化结果。

[0077] 图5下部示出以通道1的参考时钟信号预测模块12提取的参考时钟预测信号Dd,1作为参考值Dd,ref的波形图，Dd,2表示通道2的参考时钟信号预测模块12提取的参考时钟预测信号；CLKref表示初始的参考时钟信号，PN表示随机抖动信号，Vd,p/n表示调制后的参考时钟信号，其中，下标p/n用来表征经过随机抖动信号PN调制后，根据随机抖动信号PN的极性注入到输入缓冲器11的正(p)端，或负(n)端，蓝色表示注入正端的调制后参考时钟信号波形，红色表示注入负端的调制后参考时钟信号波形；Vd,2表示注入到模数转换器2通道2的调制后的参考时钟信号Vd,p/n，实际上本公开的实施例没有执行将调制后的参考时钟信号Vd,p/n单独注入到模数转换器2进行采样与量化的操作，但是，参考时钟信号预测模块12提取的参考时钟预测信号Dd,2可以看作Vd,2的量化信号。CLK1表示模数转换器2通道1的采样时钟，CLK2表示模数转换器2通道2的采样时钟，△t2表示通道2对应的时间偏差提取模块12提取出的时间偏差，该时间偏差△t2为正偏差。

[0078] 通过波形图可知，通道2相对于通道1的时间偏差为△t2，导致通道2对初始的参考时钟信号CLKref的采样信号(Vd,2)相对于通道1(Vd,1)存在误差，从而通道2对参考时钟信号CLKref的量化结果(参考时钟预测信号Dd,2)相对于通道1(参考时钟预测信号Dd,1)存在误差。可以将通道1的量化结果(参考时钟预测信号Dd,1)作为参考值Dd,ref，对其他通道进行时间偏差校准，即取Dd,ref＝Dd,1。

[0079] 在一种可能的实现方式中，为了节省硬件资源，降低硬件复杂度与功耗，在多通道的模数转换器2的输入端存在输入缓冲器结构的情况下，时间偏差校准装置1可复用模数转换器2的输入缓冲器结构，直接将其作为输入缓冲器11；可选的，如果模数转换器2不存在缓冲器，或者，模数转换器2中现有缓冲器的性能(如带宽、噪声性能等)无法满足时间偏差校准装置1的要求，也可以根据具体的应用场景，设计新的输入缓冲器11，本公开的实施例对此不作限制。

[0080] 图6示出本公开实施例的一种输入缓冲器电路的示意图，如图6所示，所述输入缓冲器11包括具有相同电路结构的第一推挽电路111和第二推挽电路112，以及具有相同电路结构的第一自举电路113和第二自举电路114，所述第一推挽电路111用于跟随所述待处理信号Vin，所述第二推挽电路112用于跟随经过随机抖动信号PN调制后的参考时钟信号Vd，所述第一推挽电路111的输出端、所述第二推挽电路112的输出端与所述模数转换器2的输入端相连接，所述第一自举电路113连接所述第一推挽电路111，所述第二自举电路114连接所述第二推挽电路112。

[0081] 如图6所示，第一推挽电路111可包括第一晶体管M1n，第二晶体管M1p，第一电阻R1，第二电阻R2，第一电容C1、第二电容C2。其中，第一晶体管M1n可以是NMOS晶体管，第二晶体管M1p可以是PMOS晶体管；第二推挽电路112可包括第三晶体管M1n,d，第四晶体管M1p,d，第三电阻R3，第四电阻R4，第三电容C3、第四电容C4。其中，第三晶体管M1n,d可以是NMOS晶体管，第四晶体管M1p,d可以是PMOS晶体管。

[0082] 第一自举电路113可包括第五晶体管M2n，第六晶体管M2p，第五电阻R5，第六电阻R6，第五电容C5、第六电容C6。其中，第五晶体管M2n与第一晶体管M1n相同，为NMOS晶体管，第六晶体管M2p与第二晶体管M1p的相同，为PMOS晶体管；第二自举电路114可包括第七晶体管M2n,d，第八晶体管M2p,d，第七电阻R7，第八电阻R8，第七电容C7、第八电容C8。其中，第七晶体管M2n,d与第三晶体管M1n,d的相同，为NMOS晶体管，第八晶体管M2p,d与第四晶体管M1p,d的相同，为PMOS晶体管。

[0083] 在第一推挽电路111和第一自举电路113中，第五晶体管M2n的漏极连接电源，第五晶体管M2n的源极连接第一晶体管M1n的漏极，第一晶体管M1n的源极连接第二晶体管M1p的源极作为第一推挽电路111的输出端，第二晶体管M1p的漏极连接第六晶体管M2p源极，第六晶体管M2p的漏极连接地；第五晶体管M2n的栅极与第五电阻R5的第一端、第五电容C5的第一端相连接；第五电容C5的第二端与第一晶体管M1n的栅极、第一电阻R1的第一端、第一电容C1的第一端相连接；第二晶体管M1p的栅极与第二电阻R2的第一端、第二电容C2的第一端、第六电容C6的第一端相连接；第六晶体管M2p的栅极连接第六电容C6的第二端、第六电阻R6的第一端；第一电容C1的第二端与第二电容C2的第二端相连接，作为第一推挽电路111的输入端，用于接收输入的待处理信号Vin。

[0084] 在第二推挽电路112和第二自举电路114中，第七晶体管M2n,d的漏极连接电源，第七晶体管M2n,d的源极连接第三晶体管M1n,d的漏极，第三晶体管M1n,d的源极连接第四晶体管M1p,d的源极作为第二推挽电路112的输出端，第四晶体管M1p,d的漏极连接第八晶体管M2p,d源极，第八晶体管M2p,d的漏极连接地；第七晶体管M2n,d的栅极与第七电阻R7的第一端、第七电容C7的第一端相连接；第七电容C7的第二端与第三晶体管M1n,d的栅极、第三电阻R3的第一端、第三电容C3的第一端相连接；第四晶体管M1p,d的栅极与第四电阻R4的第一端、第四电容C4的第一端、第八电容C8的第一端相连接；第八晶体管M2p,d的栅极连接第八电容C8的第二端、第八电阻R8的第一端；第三电容C3的第二端与第四电容C4的第二端相连接，作为第二推挽电路112的输入端，用于接收输入的经过随机抖动信号PN调制后的参考时钟信号Vd。

[0085] 其中，第一推挽电路111中第一电阻R1的第二端与第二推挽电路112中第三电阻R3的第二端连接于第一点，用于接收外部偏置电路的偏置电压VBN1，第一推挽电路111中第二电阻R2的第二端与第二推挽电路112中第四电阻R4的第二端连接于第二点，用于接收外部偏置电路的偏置电压VBP1；第一自举电路113中第五电阻R5的第二端与第二自举电路114中第七电阻R7的第二端连接于第三点，用于接收外部偏置电路的偏置电压VBN2，第一自举电路113中第六电阻R6的第二端与第二自举电路114中第八电阻R8的第二端连接于第四点，用于接收外部偏置电路的偏置电压VBP2；第一推挽电路111的输出端与第二推挽电路112的输出端相连接，用于将第一推挽电路111跟随的待处理信号Vin，以及第二推挽电路112跟随的调制后的参考时钟信号Vd进行汇合，得到加和信号Vin,ADC＝Vin+Vd，并将该加和信号Vin,ADC注入时间交织的模数转换器2的输入端。其中，第一自举电路113用于提高第一推挽电路111跟随待处理信号Vin的精准度，第二自举电路114用于提高第二推挽电路112跟随调制后的参考时钟信号Vd的精准度。

[0086] 图7示出本公开实施例的输入缓冲器具有优势的示意图。如图7所示，输入缓冲器11用于跟随输入的待处理信号Vin的部分，采用了带自举功能的推挽式结构以实现较高的线性度；其中，自举功能参见图7第一自举电路113，推挽式结构参见图7第一推挽电路111。输入缓冲器11用于跟随调制后的参考时钟信号Vd部分采用了同样的结构，见图7中第二推挽电路112和第二自举电路114。将这两部分的输出端相连作为输入缓冲器11的输出端，向模数转换器2注入加和信号Vin,ADC，该加和信号Vin,ADC是由调制后的参考时钟信号Vd和待处理信号Vin汇聚而成的。

[0087] 由于用于跟随调制后的参考时钟信号Vd的电路中晶体管的物理尺寸，比用于跟随待处理信号Vin的电路中晶体管的物理尺寸小很多，也即，第三晶体管M1n,d、第四晶体管M1p,d、第七晶体管M2n,d、第八晶体管M2p,d的尺寸比第一晶体管M1n、第二晶体管M1p、第五晶体管M2n、第六晶体管M2p的尺寸小很多。例如图7所示，用于跟随调制后的参考时钟信号Vd电路中晶体管的物理尺寸，可以是用于跟随待处理信号Vin电路中晶体管物理尺寸的1/24，相应的，用于跟随调制后的参考时钟信号Vd电路中电流Id，是用于跟随待处理信号Vin电路中电流的1/24，因此，用于跟随调制后的参考时钟信号Vd电路增加的额外噪声和功耗是用于跟随待处理信号Vin电路的1/24，其对噪声和线性度的影响可忽略不计。其中，图7中的24仅作为示例，用于跟随调制后的参考时钟信号Vd电路中晶体管的物理尺寸，与用于跟随待处理信号Vin电路中晶体管物理尺寸的比例，在保证用于跟随调制后的参考时钟信号Vd的电路增加的额外噪声和功耗以及对线性度的恶化可忽略不计，并且时间偏差校准的收敛速度满足实际应用需求时，可根据实现的应用场景进行设置，本公开对此不作限制。

[0088] 应当理解，用于跟随调制后的参考时钟信号Vd电路中晶体管的物理尺寸，与用于跟随待处理信号Vin电路中晶体管物理尺寸的比例，决定了注入的参考时钟信号Vd与待处理信号Vin的幅度之比，由于该比例影响了时间偏差校准的收敛速度，可基于该比例确定用于每隔M个周期对某一个通道的采样时钟校准一次的周期数M。

[0089] 此外，考虑如图7所示的输入网络(如封装键合线电感等)后，由于信号难以从第一晶体管M1n和第二晶体管M1p输出的源极传递至输入的栅极，调制后的参考时钟信号Vd的注入对输入网络的回踢干扰(Kickback)可被第一晶体管M1n和第二晶体管M1p隔离，有利于提高模数转换器的精度。

[0090] 在一种可能的实现方式中，在某些精度较低的应用中，为了减少硬件开销或避免使用高电源电压，输入缓冲器11中可省去自举功能的部分(例如图6中的第一自举电路113和第二自举电路114)，作为输入缓冲器11的一种变体。图8示出本公开实施例的另一种输入缓冲器的示意图，如图8所示，第一推挽电路111可包括第一晶体管M1n，第二晶体管M1p，第一电阻R1，第二电阻R2，第一电容C1、第二电容C2。其中，第一晶体管M1n可以是NMOS晶体管，第二晶体管M1p可以是PMOS晶体管。

[0091] 第二推挽电路112可包括第三晶体管M1n,d，第四晶体管M1p,d，第三电阻R3，第四电阻R4，第三电容C3、第四电容C4。其中，第三晶体管M1n,d可以是NMOS晶体管，第四晶体管M1p,d可以是PMOS晶体管。

[0092] 在第一推挽电路111中，第一晶体管M1n的源极连接第二晶体管M1p的源极作为第一推挽电路111的输出端，第一晶体管M1n的漏极连接电源，第一晶体管M1n的栅极与第一电阻R1的第一端、第一电容C1的第一端相连接，第二晶体管M1p的漏极连接地，第二晶体管M1p的栅极与第二电阻R2的第一端、第二电容C2的第一端相连接，第一电容C1的第二端与第二电容C2的第二端相连接，作为第一推挽电路111的输入端，用于接收输入的待处理信号Vin。

[0093] 在第二推挽电路112中，第三晶体管M1n,d的源极连接第四晶体管M1p,d的源极作为第二推挽电路112的输出端，第三晶体管M1n,d的漏极连接电源，第三晶体管M1n,d的栅极与第三电阻R3的第一端、第三电容C3的第一端相连接，第四晶体管M1p,d的漏极连接地，第四晶体管M1p,d的栅极与第四电阻R4的第一端、第四电容C4的第一端相连接，第三电容C3的第二端与第四电容C4的第二端相连接，作为第二推挽电路112的输入端，用于接收输入的经过随机抖动信号PN调制后的参考时钟信号Vd。

[0094] 其中，第一推挽电路111中第一电阻R1的第二端与第二推挽电路112的第三电阻R3的第二端连接于第一点，用于接收外部偏置电路的偏置电压VBN1，第一推挽电路111中第二电阻R2的第二端与第二推挽电路112的第四电阻R4的第二端连接于第二点，用于接收外部偏置电路的偏置电压VBP1；第一推挽电路111的输出端与第二推挽电路112的输出端相连接，用于将第一推挽电路111跟随的待处理信号Vin，以及第二推挽电路112跟随的调制后的参考时钟信号Vd进行汇合，得到加和信号Vin,ADC＝Vin+Vd，并将该加和信号Vin,ADC注入时间交织的模数转换器2的输入端。

[0095] 图9示出本公开实施例的另一种时间偏差校准装置的示意图，如图9所示，模数转换器2具有四个通道(例如通道1～通道4)，通道1～通道4可以按照预设顺序(例如1234的顺序，或者1324的顺序)轮流对输入模数转换器2的信号进行采样和量化。为了匹配该包含4通道的模数转换器2，时间偏差校准装置1可包括输入缓冲器11和四个时间偏差提取模块12。其中，输入缓冲器11连接模数转换器2的输入端，模数转换器2的每个通道可连接一个对应的时间偏差提取模块12。

[0096] 图9中Vinp与Vinn是表示待处理信号Vin经由差分结构端注入输入缓冲器11，图4～图8中输入缓冲器11是单端结构，均表示注入待处理信号Vin。初始的参考时钟信号CLKref经过由随机抖动信号发生器生成的随机抖动信号PN调制后，可以得到调制后的参考时钟信号Vd。其中，若随机抖动信号PN为+1，则调制后的参考时钟信号Vd＝Vd,p，可注入到输入缓冲器
11的正(p)端；若随机抖动信号PN为‑1，则调制后的参考时钟信号Vd＝Vd,n，可注入到输入缓冲器11的负(n)端。然后，输入缓冲器11可将调制后的参考时钟信号Vd(例如包括来自正端的Vd,p或来自负端的Vd,n)和待处理信号Vin的加和信号Vin,ADC，注入模数转换器2的输入端。

[0097] 模数转换器2接收到加和信号Vin,ADC，模数转换器2的通道1～通道4可轮流对加和信号Vin,ADC进行采样与量化，输出每个通道的原始输出信号Draw,1～4至对应的时间偏差提取模块12，各个时间偏差提取模块12可根据对应通道的原始输出信号Draw,1～4和随机抖动信号PN，确定用于校准模数转换器2各通道采样时钟CLK1～4的时间偏差△t1～4，以及原始输出信号Draw,1～4的校准结果Dout。

[0098] 例如，通道1可将原始输出信号Draw,1送至与自身连接的时间偏差提取模块12，该时间偏差提取模块12可根据通道1的原始输出信号Draw,1和随机抖动信号PN，确定用于校准通道1采样时钟CLK1的时间偏差△t1，以及原始输出信号Draw,1的校准结果Dout,1；

[0099] 通道2可将原始输出信号Draw,2送至与自身连接的时间偏差提取模块12，该时间偏差提取模块12可根据通道2的原始输出信号Draw,2和随机抖动信号PN，确定用于校准通道2采样时钟CLK2的时间偏差△t2，以及原始输出信号Draw,2的校准结果Dout,2；

[0100] 通道3可将原始输出信号Draw,3送至与自身连接的时间偏差提取模块12，该时间偏差提取模块12可根据通道3的原始输出信号Draw,3和随机抖动信号PN，确定用于校准通道3采样时钟CLK3的时间偏差△t3，以及原始输出信号Draw,3的校准结果Dout,3；

[0101] 通道4可将原始输出信号Draw,4送至与自身连接的时间偏差提取模块12，该时间偏差提取模块12可根据通道4的原始输出信号Draw,4和随机抖动信号PN，确定用于校准通道4采样时钟CLK4的时间偏差△t4，以及原始输出信号Draw,4的校准结果Dout,4。

[0102] 可选的，时间偏差校准装置1还可以包括多路选择器，用于对各个时间偏差提取模块12的校准结果Dout,1～4进行4选择1，选择当前工作的时间偏差提取模块12的输出结果作为校准结果Dout。这样，多路选择器可轮流选择4个通道对应的时间偏差提取模块12的输出，形成模数转换器2的输出信号的校准结果Dout。

[0103] 其中，CLKin是时间交织模数转换器2的主时钟，经过时钟分频器分频与可调延时线后，得到每个通道的采样时钟CLKk，k表示通道数，例如，一个4GS/s采样率、4通道时间交织模数转换器2，时钟分频器会产生4相1GHz的采样时钟CLK1到CLK4，可调延时线可根据各通道的时间偏差△t1～4调整各通道的采样时钟CLK1～CLK4。

[0104] 可见，本公开实施例的时间偏差校准装置1对时间偏差信息的提取不依赖于输入信号的性质，可在任意输入信号下工作，并且，时间偏差校准装置1实现了后台校准，工作时无需中断模数转换器2的正常工作状态；进一步，该时间偏差校准装置1精度高，不受通道间走线和元件失配的限制，校准完毕后无残留的时间偏差，还可兼容模数转换器2的输入缓冲器结构，无需增加额外的模拟电路模块，只需增加进行相关操作的数字电路模块，硬件复杂度与功耗代价小，在先进工艺下优势明显。

[0105] 在应用层面，本公开实施例的时间偏差校准装置1可应用于各种时间交织模数转换器产品中进行时间偏差的校准，可包含高速中高精度(例如<5GS/s采样率，10‑14比特量化精度)、超高速低精度(例如>5GS/s采样率，6‑10比特量化精度)等模数转换器产品。由于时间偏差的校准是时间交织模数转换器产品中的构成模块，对比相关技术中这些产品输入信号受限、时间偏差校准精度较低，本公开实施例的时间偏差校准装置1，同时满足可在任意输入信号下工作、可进行后台校准、校准精度高(校准完毕后没有残留的时间偏差)，扩展了应用的场景。

[0106] 可以理解，本公开提及的上述各个实施例，在不违背原理逻辑的情况下，均可以彼此相互结合形成结合后的实施例，限于篇幅，本公开不再赘述。

[0107] 图10示出根据本公开实施例的时间偏差校准方法的流程图，如图10所示，所述时间偏差校准装置用于校准多通道模数转换器，所述时间偏差校准装置包括输入缓冲器和时间偏差提取模块，所述输入缓冲器连接所述模数转换器的输入端，所述时间偏差提取模块连接所述模数转换器的输出端，所述时间偏差校准方法包括：

[0108] 在步骤S11中，所述输入缓冲器将经过随机抖动信号调制后的参考时钟信号和所述待处理信号的加和信号，注入所述模数转换器，以使所述模数转换器的多个通道按照预设顺序轮流对所述加和信号进行采样与量化，输出每个通道的原始输出信号；

[0109] 在步骤S12中，所述时间偏差提取模块根据所述模数转换器的每个通道的原始输出信号和所述随机抖动信号，输出用于校准所述模数转换器时钟信号的时间偏差，以及所述原始输出信号的校准结果。

[0110] 在一种可能的实现方式中，所述输入缓冲器包括具有相同电路结构的第一推挽电路和第二推挽电路，所述第一推挽电路用于跟随所述待处理信号，所述第二推挽电路用于跟随经过随机抖动信号调制后的参考时钟信号，所述第一推挽电路的输出端、所述第二推挽电路的输出端与所述模数转换器的输入端相连接。

[0111] 在一种可能的实现方式中，所述输入缓冲器还包括具有相同电路结构的第一自举电路和第二自举电路，所述第一自举电路连接所述第一推挽电路，所述第二自举电路连接所述第二推挽电路。

[0112] 在一种可能的实现方式中，所述时间偏差提取模块包括参考时钟信号预测电路、时间偏差提取电路、输出校准电路，所述参考时钟信号预测电路的输出端分别连接所述时间偏差提取电路的输入端、所述输出校准电路的输入端，步骤S12可包括：所述参考时钟信号预测电路根据所述模数转换器的每个通道的原始输出信号与所述随机抖动信号，提取参考时钟预测信号；所述时间偏差提取电路根据所述参考时钟预测信号，确定时间偏差，所述时间偏差包括正偏差或负偏差；所述输出校准电路根据所述参考时钟预测信号、所述随机抖动信号、所述原始输出信号，确定所述原始输出信号的校准结果。

[0113] 在一种可能的实现方式中，所述参考时钟信号预测电路包括第一乘法器和低通滤波器，所述第一乘法器连接所述低通滤波器，所述参考时钟信号预测电路据所述模数转换器的每个通道的原始输出信号与所述随机抖动信号，提取参考时钟预测信号，包括：所述第一乘法器将所述模数转换器的每个通道的原始输出信号与所述随机抖动信号相乘，得到第一乘积结果；所述低通滤波器对所述第一乘积结果进行低通滤波处理，得到参考时钟预测信号。

[0114] 在一种可能的实现方式中，所述时间偏差提取电路包括第一减法器与比较器，所述第一减法器连接所述比较器，所述时间偏差提取电路根据所述参考时钟预测信号，确定时间偏差，包括：所述第一减法器对所述参考时钟预测信号与预设的参考值做差，得到差值；所述比较器对所述差值与预设阈值进行比较，并将比较结果作为所述时间偏差。

[0115] 在一种可能的实现方式中，所述输出校准电路包括第二乘法器和第二减法器，所述第二乘法器连接所述第二减法器，所述输出校准电路根据所述参考时钟预测信号、所述随机抖动信号、所述原始输出信号，确定所述原始输出信号的校准结果，包括：所述第二乘法器将所述参考时钟预测信号与所述随机抖动信号相乘，得到第二乘积结果；所述第二减法器对所述原始输出信号与所述第二乘积结果做差，得到所述原始输出信号的校准结果。

[0116] 在一种可能的实现方式中，所述时间偏差校准装置还包括可调延时线，所述方法还包括：所述可调延时线接收所述时间偏差提取模块提取的时间偏差，对所述多通道模数转换器进行时间偏差的后台校准；其中，在当前通道的时间偏差提取模块提取的时间偏差为正偏差的情况下，所述可调延时线将所述多通道模数转换器的当前通道的采样时钟调整为超前预设数量的步长；或者，在当前通道的时间偏差提取模块提取的时间偏差为负偏差的情况下，所述可调延时线将所述多通道模数转换器的当前通道的采样时钟调整为滞后预设数量的步长。

[0117] 在一些实施例中，本公开实施例提供的装置具有的功能或包含的模块可以用于执行上文方法实施例描述的方法，其具体实现可以参照上文方法实施例的描述，为了简洁，这里不再赘述。

[0118] 本公开实施例还提出一种芯片，所述芯片包括如上所述的时间偏差校准装置。

[0119] 本公开实施例还提出一种电子设备，所述电子设备包括如上所述的时间偏差校准装置。电子设备可以是移动电话，计算机，数字广播终端，消息收发设备，游戏控制台，平板设备，医疗设备，健身设备，个人数字助理等，本公开对此不作限制。

[0120] 以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。