[0001] 本公开的实施例涉及集成电路技术领域，具体地，涉及低增益运放电路及放大器。

[0002] 在某些特定的应用场景下，需要用到低增益运放来控制系统的整体增益过高，以便于补偿环路稳定性。比如多级放大器组成的系统环路，为控制整体增益过高，通常的第一级放大器会用到低增益运放。如图1所示，是一种多级放大器组成的系统环路中为低增益运放的第一级放大器的示例性电路图，其中采用二极管连接的mos管(mn3和mn4)作为负载，且输入对管(mp1和mp2)的宽长比W/L和偏置电流不会很大，以控制输入对管的跨导过高，该放大器的增益为gmp/gmn，其中，gmp为输入对管的跨导，gmn为作为负载的两个mos管(mn3和mn4)的跨导。但负载管mn3和mn4的失配折算到输入时，需要除以输入对管的gmp，因此这种运放的失调电压Vos会偏大。其中Vfb为反馈电压，Vref为基准电压，当Vfb>>Vref时，mp1仍然会流过nA级电流，带来固定的运放Vos，影响系统精度。

[0023] 为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。

[0024] 除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。

[0025] 在本公开的所有实施例中，由于金属氧化物半导体(MOS)晶体管的源极和漏极是对称的，并且N型晶体管和P型晶体管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将MOS晶体管的受控中间端称为控制极，将MOS晶体管的其余两端分别称为第一极和第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。

[0026] 为了解决现有的低增益运放电路存在失调电压偏大，并影响系统精度的问题，提出了一种可降低失配的低增益运放。本公开实施例的低增益运放电路，是通过对原有的运放电路进行改进，在原来的电路结构基础上为两个负载管各并联一路恒流负载，以此减小由负载管失配导致的运放Vos，改善系统精度。下面对本公开的低增益运放电路200进行详细的说明。

[0027] 图2示出了本公开实施例的低增益运放电路200的示意性框图。如图2所示，低增益运放电路200用于对正相输入电压Vref和负相输入电压Vfb的电压差进行放大，低增益运放电路200包括作为输入对管的第一晶体管mp1和第二晶体管mp2，第一偏置电流源Ibias1，作为负载管的第三晶体管mn3和第四晶体管mn4，低增益运放电路200还包括：第一恒流负载模块210、第二恒流负载模块220，

[0028] 其中，第一偏置电流源Ibias1为低增益运放电路200提供偏置电流，输入对管接收负相输入电压Vfb和正相输入电压Vref，低增益运放电路200的输出电压从输入对管与负载管之间的节点输出；第一恒流负载模块210，被配置为生成第一恒流负载，并将第一恒流负载与第三晶体管mn3并联，第一恒流负载对应的电流为第一电流I1；第二恒流负载模块220，被配置为产生第二恒流负载，并将第二恒流负载与第四晶体管mn4并联，第二恒流负载对应的电流为第二电流I2，第一电流I1等于第二电流I2。

[0029] 进一步的，如图2所示，第一晶体管mp1的控制极耦接负相输入电压Vfb，第二晶体管mp2的控制极耦接正相输入电压Vref，第一晶体管mp1的第一极和第二晶体管mp2的第一极都耦接第一偏置电流源Ibias1，第一晶体管mp1的第二极分别耦接第三晶体管mn3的控制极、第一恒流负载模块210，第二晶体管mp2的第二极分别耦接第四晶体管mn4的控制极、第二恒流负载模块220；第三晶体管mn3的第一极和第四晶体管mn4的第一极都耦接接地端VSS，第三晶体管mn3的第二极耦接第一晶体管mp1的第二极，第四晶体管mn4的第二极耦接第二晶体管mp2的第二极。第三晶体管mn3的控制极与第一晶体管mp1之间的第一节点为负输出端Von1，第四晶体管mn4的控制极与第二晶体管mp2之间的第二节点为正输出端Vop1。另外，还需要说明的是，第三晶体管mn3和第四晶体管mn4是二极管连接的N型MOS管。第一晶体管mp1和第二晶体管mp2为P型MOS管。

[0030] 结合图2对本公开实施例中的低增益运放电路200的可降低失配的原理进行说明：第一电流I1和第二电流I2相等，增加第一电流I1和第二电流I2后，会使流过第一晶体管mp1和第二晶体管mp2的偏置电流增大，增大了输入对管(第一晶体管mp1和第二晶体管mp2)的跨导gmp，又由于负载管(第三晶体管mn3和第四晶体管mn4)的失配折算到输入时，需要除以输入对管的跨导gmp，由于gmp的增大，所以负载管折算到输入的失配会减小，因此会减小由于负载管的失配导致的运放Vos。另外，第一电流I1和第二电流I2要比流过第一晶体管mp1的电流足够大，可以是几百nA或者uA级，这样当Vfb>>Vref时，第一晶体管mp1上流过的nA级的电流会被几百nA或者uA级的电流拉过来，使第一晶体管mp1上不会流过nA级的电流，因此可以避免由nA级的电流带来的固定运放Vos，提高系统的精度。另外，需要说明的是，虽然输入对管的跨导gmp增大，但是基本不会影响整个电路增益：结合具体的示例进行说明：假设在没有加入第一电流I1和第二电流I2的时候第一偏置电流源Ibias1为10uA，运放增益为A1，加入第一电流I1和第二电流I2后，第一偏置电流源Ibias1为11uA，此时的运放增益为
1/2
(11uA/10uA) ×A1＝1.04×A1，可以看到运放的增益没有太大的变化，即使有一些变化，也可以通过微调负载管的L抵消。在实际应用中通常会保证电路的增益保持不变。本公开实施例主要是解决的是由于负载管的失配带来的运放Vos偏大的问题。

[0031] 从上述的描述中可以看到，本公开的实施例的低增益运放电路200中，通过在原有的运放电路的基础上，增加了第一恒流负载模块210和第二恒流负载模块220，以为第三晶体管mn3和第四晶体管mn4各并联一路恒流负载，即第一恒流负载和第二恒流负载，这样可以使流过输入对管的偏置电流增大，从而增大了输入对管的gmp，有助于减小由于负载管的失配造成的运放Vos。另通过设计可以使加入的恒流负载的电流远大于第一晶体管mp1上流过的电流，这样会将图1中的在Vfb>>Vref时mp1上流过的电流拉过来，避免因此带来的固定运放Vos，保证系统的精度。

[0032] 进一步的，如图3所示，第一恒流负载模块210包括第五晶体管mn5，其中，第五晶体管mn5的控制极耦接第一基电压Vbn1，第五晶体管mn5的第一极耦接接地端VSS，第五晶体管mn5的第二极分别耦接第三晶体管mn3的控制极、第三晶体管mn3的第二极，流过第五晶体管mn5的电流为第一电流I1。第二恒流负载模块220包括第六晶体管mn6，第六晶体管mn6的控制极耦接第一基电压Vbn1，第六晶体管mn6的第一极耦接接地端VSS，第六晶体管mn6的第二极分别耦接第四晶体管mn4的控制极、第四晶体管mn4的第二极，流过第六晶体管mn6的电流为第二电流I2。

[0033] 第五晶体管mn5和第六晶体管mn6为N型MOS管。

[0034] 进一步的，如图4所示，低增益运放电路200还包括恒流产生电路230，其中，恒流产生电路230，被配置为基于第二偏置电流源Ibias2根据电流镜像原理产生第一电流I1和第二电流I2。进一步的，恒流产生电路230包括第二偏置电流源Ibias2、第七晶体管mn7、第一电阻R，其中，第二偏置电流源Ibias2耦接第一电阻R的一端；第一电阻R的另一端分别耦接第七晶体管mn7的控制极和第七晶体管mn7的第二极，第七晶体管mn7的第一极耦接接地端VSS；第五晶体管mn5和第六晶体管mn6为第七晶体管mn7的镜像管，通过镜像流过第七晶体管mn7的电流产生第一电流I1和第二电流I2。具体的，第七晶体管mn7的控制极分别耦接第五晶体管mn5的控制极、第六晶体管mn6的控制极。第七晶体管mn7的控制极处的电压为第一基电压Vbn1。另外，为了电路的适配，第七晶体管mn7与负载管一样也是二极管连接的N型MOS管。另外，第二偏置电流源Ibias2可以根据所需要的第一电流I1和第二电流I2的数值以及第七晶体管mn7与第五晶体管mn5以及第六晶体管mn6之间的电流镜像比例确定。图4中的恒流产生电路230是一种最简单的示例图，在实际应用还可以为其他形式或结构，只要可以通过电流镜像提供两个相等的电流给第一恒流负载模块和第二恒流负载模块即可，本公开实施例对此不做限制。

[0035] 进一步的，为了提高本公开实施例中低增益运放电路200的减小运放Vos，改善系统精度的效果，如图5所示，还提供了另一种低增益运放电路200的示例性电路图。图5中的电路结构是在图4的基础上又增加了第八至十二晶体管，其中，第八晶体管mn8耦接在第一晶体管mp1与第三晶体管mn3之间，第九晶体管mn9耦接在第二晶体管mp2与第四晶体管mn4之间。具体的，第八晶体管mn8的控制极耦接第二基电压Vbn2，第八晶体管mn8的第一极耦接第三晶体管mn3的第二极，第八晶体管mn8的第二极耦接第一晶体管mp1的第二极。第九晶体管mn9的控制极也耦接第二基电压Vbn2，第九晶体管mn9的第一极耦接第四晶体管mn4的第二极，第九晶体管mn9的第二极耦接第二晶体管mp2的第二极。第十晶体管mn10加在第一恒流负载模块210中，第十一晶体管mn11加在第二恒流负载模块220中，具体的，第十晶体管mn10耦接在第五晶体管mn5与负输出端Von1之间，第十晶体管mn10的控制极耦接第二基电压Vbn2，第十晶体管mn10的第一极耦接第五晶体管mn5的第二极，第十晶体管mn10的第二极耦接负输出端Von1；第十一晶体管mn11耦接在第六晶体管mn6与正输出端Vop1之间，第十一晶体管mn11的控制极也耦接第二基电压Vbn2，第十一晶体管mn11的第一极耦接第六晶体管mn6的第二极，第十一晶体管mn11的第二极耦接正输出端Vop1；第十二晶体管mn12加在恒流产生电路230中，具体的，第十二晶体管mn12耦接在第一电阻R和第七晶体管mn7之间，第十二晶体管mn12的控制极耦接第一电阻R的一端，第十晶体管mn10和第十一晶体管mn11都为第十二晶体管mn12的镜像管，第十二晶体管mn12的控制极提供第二基电压Vbn2。另外，需要说明的是，第八至十二晶体管都是N型MOS管，增加第八至十二晶体管后也需要满足第一电流I1和第二电流I2的值不变。

[0036] 图5中的可降低失配的原理与图2‑4中的一样，此处不再赘述。图5相比于图4可以使镜像出的第一电流I1和第二电流I2更准，因此可以进一步保证整个系统的精度。

[0037] 进一步的，第二偏置电流源Ibias2第一偏置电流源Ibias1也需要成镜像关系，因此如图6、7所示，本公开实施例还提供了另两种低增益运放电路200的示例性电路图，图6是在图4的基础上增加了用于提供第一偏置电流源Ibias1和第二偏置电流源Ibias2的偏置电流产生电路240，图7是在图5的基础上增加了同样的用于提供第一偏置电流源Ibias1和第二偏置电流源Ibias2的偏置电流产生电路240。如图6和7所示，偏置电流产生电路240包括基准电流Iref、第十三至十五晶体管，其中，基准电流Iref耦接第十三晶体管mp13的控制极和第十三晶体管mp13的第二极，第十三晶体管mp13的第一极耦接电源电压VDD；第十四晶体管mp14和第十五晶体管mp15为第十三晶体管mp13的镜像管，第一偏置电流源Ibias1由流过第十四晶体管mp14的电流产生，第二偏置电流源Ibias2由流过第十五晶体管mp15的电流产生。需要说明的是，在实际应用中，为了保证电路实现效果，需要满足第二偏置电流源Ibias2的电流小于第一偏置电流源Ibias1的一半。还需要说明的是，第十三至十五晶体管都是P型MOS管。图6和图7中的偏置电流产生电路240也是一种最简单的示例性电路图，在实际应用还可以为其他形式或结构，本公开实施例对此不做限制。

[0038] 本公开的实施例还提供了一种放大器，包括多级运放电路，将第一方面中任一项的低增益运放电路200作为多级运放电路中的第一级运放，通过第一级的低增益运放来控制系统的整体增益过高，以便于补偿环路稳定性。

[0039] 综上，本公开实施例中的低增益运放电路200能够在保证低增益的前提下，减小运放Vos，改善系统精度。

[0040] 除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。

[0041] 适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本公开的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本公开的范围。

[0042] 以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。