[0001] 本发明涉及半导体技术领域，尤其涉及一种晶体管的制备方法及晶体管。

[0002] 薄膜晶体管(Thin Film Transistor,TFT)是一种特殊类型的场效应晶体管，它是通过在称为基板的柔性材料上简单地沉积有源半导体薄膜、介电层和栅电极层而制成的。

[0003] 传统的TFT器件普遍采用单栅结构，器件性能不可动态调控，往往不能根据实际应用的需要进行灵活的调控，因此图1中的双栅结构的TFT器件结构被提出。这种结构可以在一定范围内调控TFT的阈值电压，器件的稳定性也优于单栅结构器件。如图1所示，双栅结构的TFT包括背栅、绝缘体、沟道区、源极/漏极、沟道钝化层、顶栅。根据应用背栅和顶栅是由金属制成，背栅和顶栅可以触发源极和漏极之间的接触或者改变晶体管的阈值电压。绝缘体和沟道钝化层是由绝缘材料制成，用于避免沟道区和栅电极之间的电短路。源极和漏极是晶体管的电极层，根据应用是由导体制成。

[0004] 这种双栅晶体管是基于一种典型的三明治结构，半导体沟道区被两层栅介质夹在中间，其也可以看作是一个背栅晶体管和顶栅晶体管共用沟道的复合晶体管。由于这种双栅晶体管具有极低的关态电流、高迁移率以及低温沉积等特点，使得其在显示、动态随机存取存储器(Dynamic Random Access Memory，DRAM)和三维集成等高密度、高集成度应用中，底层的TFT会出现阈值电压漂移的问题，影响TFT性能的稳定性。

[0044] 下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。

[0045] 图2为根据本发明实施例的晶体管的制备方法的流程示意图。

[0046] 下面结合图2对本发明的一个实施例进行说明。

[0047] 如图2所示，该晶体管的制备方法包括如下步骤：

[0048] 步骤201：依次形成薄膜晶体管的背栅、栅极绝缘层、沟道层和电极层，电极层包括源极和漏极。

[0049] 在本实施例中，可以通过沉积技术形成薄膜晶体管的背栅、栅极绝缘层、沟道层和电极层。图3示出了根据步骤201形成的薄膜晶体管的背栅、栅极绝缘层、沟道层和电极层的一个示意图。

[0050] 下面结合图3对薄膜晶体管的背栅、栅极绝缘层、沟道层和电极层的形成方法进行说明：

[0051] 1、背栅

[0052] 可以通过磁控溅射、等离子体增强化学气相沉积等沉积工艺在衬底上形成背栅。例如，通过磁控溅射沉积一定厚度的栅极金属材料并图形化可以得到背栅。由于磁控溅射沉积工艺的成本较低，采用磁控溅射工艺可以降低制造成本。需要说明的是，这里的图形化指的是，通过利用光刻工艺把掩膜版上的图形通过曝光转移到沉积的栅极金属材料上。栅极金属材料可以是钼。在进一步的优选实施例中，背栅的厚度可以为20纳米。

[0053] 2、栅极绝缘层

[0054] 可以通过原子层沉积等沉积工艺在背栅上形成栅极绝缘层。例如，通过原子层沉积技术沉积一定厚度的绝缘材料可以得到栅极绝缘层。这里的绝缘材料可以是氧化铪(HfOx)。在进一步的优选实施例中，氧化铪的厚度可以是6纳米。

[0055] 3、沟道层

[0056] 可以通过磁控溅射、原子层沉积等沉积工艺在栅极绝缘层上形成沟道层。沟道层的横向尺寸小于栅极绝缘层的横向尺寸。例如，通过磁控溅射沉积一定厚度的半导体材料并图形化可以得到沟道层。由于磁控溅射沉积工艺的成本较低，采用磁控溅射工艺可以降低制造成本。需要说明的是，这里的图形化指的是，通过利用光刻工艺把掩膜版上的图形通过曝光转移到沉积的半导体材料上，沟道层的半导体材料可以是氧化铟镓锌。在一些实施例中，沟道层的厚度可以为4纳米至10纳米。优选的，沟道层的厚度为5纳米。

[0057] 4、电极层

[0058] 可以通过电子束沉积、原子层沉积等沉积工艺在沟道层上形成电极层，其中电极层的厚度大于沟道层的厚度。电子束沉积是用来沉积金属的沉积技术。例如，通过电子束沉积一定厚度的电极金属材料并剥离可以得到电极层，电极层包括源极和漏极。需要说明的是，这里的剥离指的是：首先，通过利用光刻工艺把掩膜版上的图形通过曝光转移到沉积的光刻胶上；其次，在图形化的光刻胶上沉积电极金属材料并使用CMP磨平；最后，使用腐蚀液将光刻胶腐蚀掉留下图形化的电极金属材料。需要说明的是，当使用剥离技术形成源极或漏极时，图形化的光刻胶的横向尺寸小于沟道层的横向尺寸，从而在沟道层上方形成横向尺寸小于沟道层的横向尺寸的凹槽。当使用电子束沉积技术沉积电极金属材料时，电极金属材料可以是镍(Ni)或金(Au)。在一些实施例中，也可以用原子层沉积技术沉积一定厚度的半导体材料并图形化得到电极层。需要说明的是，当使用图形化技术形成源极或漏极时，在电极层处形成的凹槽的横向尺寸小于沟道层的横向尺寸。当使用原子层沉积技术沉积半导体材料时，半导体材料可以是氧化铟锡。

[0059] 在本实施例中，电极层的厚度可以在20纳米以上，在一些实施例中，电极层的厚度可以为20纳米至100纳米。优选的，电极层的厚度为20纳米。

[0060] 步骤202：在所述沟道层上形成金属层。

[0061] 可以通过磁控溅射、等离子体增强化学气相沉积等沉积工艺形成金属层。例如，通过磁控溅射沉积一定厚度的金属材料并图形化可以得到金属层。由于磁控溅射沉积工艺的成本较底，采用磁控溅射工艺可以进一步降低制造成本。需要说明的是，这里的图形化指的是，通过利用光刻工艺把掩膜版上的图形通过曝光转移到沉积的金属材料上。

[0062] 图4示出了根据步骤202形成的金属层的概念性结构示意图。需要说明的是，尽管图4中示出的金属层的高度高于电极层(源极或漏极)的高度，但这只是示意性而非限制性，在一些实施例中，金属层的高度也可以低于电极层(源极或漏极)的高度。金属层的金属材料可以是钽或铝。由于钽的氧化物比铝的氧化物具有更高的介电常数，因此，优选的，金属层的金属材料可以是钽。

[0063] 由于现有技术中的薄膜晶体管具有极低的关态电流、高迁移率以及低温沉积等特点，使得其在显示、动态随机存取存储器(Dynamic Random Access Memory，DRAM)和三维集成等高密度、高集成度应用中会出现阈值电压漂移的问题。例如，底层薄膜晶体管的阈值电压从0伏(v)变成了负2伏(v)。若要调控薄膜晶体管的阈值电压，则需要增加沟道层中载流子的浓度。在本实施例中，通过步骤202形成的金属层会在步骤203中氧化，金属层在氧化过程中会从下方的沟道层中夺取氧原子，从而在沟道层中形成氧空位。在沟道层的半导体材料是氧化铟镓锌的示例中，沟道层的载流子为氧空位，因此随着金属层的氧化，沟道层中会形成更多的氧空位，从而增加了沟道层中载流子的浓度，晶体管的阈值电压得到了调控。

[0064] 需要说明的是，金属层的厚度越大，其在氧化过程中从沟道层中夺取的氧原子就越多，从而可以形成更多的氧空位，金属层对晶体管的阈值电压调控效果就越明显。因此，金属层的厚度是根据薄膜晶体管的阈值电压漂移程度确定的，若薄膜晶体管的阈值电压漂移问题比较严重，则需要沉积更厚的金属层；若薄膜晶体管的阈值电压漂移问题比较轻微，则只需要沉积一层单薄的金属层即可。金属层的厚度和晶体管所需达到的阈值电压调控效果有关。

[0065] 步骤203：氧化所述金属层形成第一介质层，其中所述沟道层中的载流子随着所述金属层的氧化而被调节。

[0066] 在本实施例中，可以将由步骤202形成的金属层暴露在高温、氧气环境下。由于金属层的金属材料在高温、氧气环境下会自发氧化，因此在将金属层置于高温、氧气环境下一段时间后，金属层会氧化为第一介质层。金属层在氧化过程中会从下方的沟道层中夺取氧原子，从而在沟道层中形成氧空位。在沟道层的半导体材料是氧化铟镓锌的示例中，沟道层的载流子为氧空位，因此随着金属层的氧化，沟道层中会形成更多的氧空位，从而增加了沟道层中载流子的浓度，晶体管的阈值电压得到了调控。

[0067] 图5示出了金属层氧化为第一介质层的概念性结构示意图。

[0068] 需要说明的是，由于钽的氧化物比铝的氧化物具有更高的介电常数，因此经过步骤203形成的氧化钽比氧化铝具有更好的隔离效果，从而可以进一步缓解晶体管上层堆叠的材料或晶体管上方的热处理对晶体管阈值电压的影响。

[0069] 在一些实施例中，步骤203中的高温、氧气环境可以是400℃、氧气氛围下氧化一个小时。

[0070] 步骤204：通过沉积技术在所述第一介质层及电极层上依次形成沟道钝化层和顶栅。

[0071] 图6A示出了通过沉积技术在第一介质层上形成的沟道钝化层和顶栅的一个概念性结构示意图。

[0072] 下面结合图6A对沟道钝化层和顶栅的形成方法进行说明：

[0073] 1、沟道钝化层

[0074] 可以通过原子层沉积等沉积工艺形成沟道钝化层。例如，通过原子层沉积技术沉积一定厚度的绝缘材料可以得到沟道钝化层。这里的绝缘材料可以是氧化铪(HfOx)。在进一步的优选实施例中，氧化铪的厚度可以是10纳米。

[0075] 在一些优选的实施例中，可以通过原子层沉积技术沉积一定厚度的第一绝缘材料，然后通过原子层沉积技术在第一绝缘材料上再次沉积一定厚度的第二绝缘材料。在该优选的实施例中，第一绝缘材料的介电常数比第二绝缘材料的介电常数更大。作为示例而非限制，第一绝缘材料可以是二氧化铪，第二绝缘材料可以是氧化铝。在进一步的优选实施例中，二氧化铪的厚度为2纳米，氧化铝的厚度为8纳米。3、顶栅

[0076] 可以通过电子束沉积、原子层沉积等沉积工艺形成顶栅。电子束沉积是用来沉积金属的沉积技术。例如，通过电子束沉积一定厚度的栅极金属材料并剥离可以得到顶栅。需要说明的是，这里的剥离指的是：首先，通过利用光刻工艺把掩膜版上的图形通过曝光转移到沉积的光刻胶上；其次，在图形化的光刻胶上沉积栅极金属材料并使用CMP磨平；最后，使用腐蚀液将光刻胶腐蚀掉留下图形化的栅极金属材料。当使用电子束沉积技术沉积栅极金属材料时，栅极金属材料可以是镍(Ni)或金(Au)。在一些实施例中，也可以用原子层沉积技术沉积一定厚度的半导体材料并图形化得到顶栅。当使用原子层沉积技术沉积顶栅的半导体材料时，半导体材料可以是氧化铟锡。

[0077] 在本实施例中，顶栅的厚度可以在20纳米以上，在一些实施例中，顶栅的厚度可以为20纳米至100纳米。优选的，顶栅的厚度为20纳米。如图6B所示，在第一介质层的高度高于电极层的实施例中，优选的，顶栅的横向尺寸与第一介质层的横向尺寸相当。本发明实施例提供的晶体管可以根据要求调节薄膜晶体管的阈值电压，从而改善薄膜晶体管由于其极低的关态电流、高迁移率以及低温沉积等特点，使得其在显示、动态随机存取存储器(Dynamic Random Access Memory，DRAM)和三维集成等高密度、高集成度应用中出现的阈值电压漂移的问题。

[0078] 本发明实施例提供的晶体管利用了氧化钽高介电常数的特性，从而提供了更好的隔离效果，进一步缓解了薄膜晶体管由于其极低的关态电流、高迁移率以及低温沉积等特点，使得其在显示、动态随机存取存储器(Dynamic Random Access Memory，DRAM)和三维集成等高密度、高集成度应用中出现的阈值电压漂移的问题。

[0079] 图7为根据本发明另一实施例的晶体管的制备方法的流程示意图。

[0080] 下面结合图7对本发明的另一个实施例进行说明。

[0081] 如图7所示，该晶体管的制备方法包括如下步骤：

[0082] 步骤701：使用磁控溅射在衬底上沉积20纳米厚的钼并图形化得到背栅。

[0083] 步骤702：在300℃高温下使用原子层沉积技术在背栅的上部沉积6纳米厚的氧化铪得到栅极绝缘层。

[0084] 步骤703：使用磁控溅射在栅极绝缘层上沉积5纳米厚的氧化铟镓锌并图形化得到沟道层。沟道层的横向尺寸小于栅极绝缘层的横向尺寸。

[0085] 步骤704：使用电子束沉积技术在沟道层上沉积20纳米厚的镍或金并剥离形成源极或漏极。使用剥离技术形成源极或漏极时，图形化的光刻胶的横向尺寸小于沟道层的横向尺寸，从而在沟道层上方形成横向尺寸小于沟道层的横向尺寸的凹槽。

[0086] 步骤705：在沟道层上使用磁控溅射沉积5纳米厚的金属钽并图形化得到金属层。

[0087] 步骤706：400℃、氧气氛围退火一小时以氧化金属钽形成第一介质层。

[0088] 步骤707：在200℃下使用原子层沉积技术在第一介质层及电极层上方沉积2纳米氧化铪/8纳米氧化铝形成沟道钝化层。

[0089] 步骤708：使用电子束沉积技术在沟道钝化层上沉积20纳米厚的镍或金并剥离形成顶栅，顶栅的横向尺寸与第一介质层的横向尺寸相等。

[0090] 与现有技术相比，本发明实施例至少可实现如下有益效果之一：

[0091] 1、本发明实施例提供的晶体管可以根据要求调节薄膜晶体管的阈值电压，从而改善薄膜晶体管由于其极低的关态电流、高迁移率以及低温沉积等特点，使得其在显示、动态随机存取存储器(Dynamic Random Access Memory，DRAM)和三维集成等高密度、高集成度应用中出现的阈值电压漂移的问题。

[0092] 2、本发明实施例提供的晶体管利用了氧化钽高介电常数的特性，从而提供了更好的隔离效果，进一步缓解了薄膜晶体管由于其极低的关态电流、高迁移率以及低温沉积等特点，使得其在显示、动态随机存取存储器(Dynamic Random Access Memory，DRAM)和三维集成等高密度、高集成度应用中出现的阈值电压漂移的问题。

[0093] 本发明还提出了一种晶体管，包括：

[0094] 薄膜晶体管的背栅、栅极绝缘层、沟道层、电极层、沟道钝化层、顶栅以及位于所述薄膜晶体管的沟道层和沟道钝化层之间的第一介质层；

[0095] 其中，所述第一介质层的材料为金属氧化物且在所述第一介质层被氧化之前，所述第一介质层的材料为金属材料；

[0096] 其中，所述沟道层中的载流子随着所述金属材料的氧化而被调节。

[0097] 图6A为根据本发明实施例中的晶体管的一个结构示意图。由于上文已经对图6A中各部分的形成方法和功能做了描述，这里不再赘述。

[0098] 与现有技术相比，本发明实施例提供的晶体管至少可实现如下有益效果之一：

[0099] 1、本发明实施例提供的晶体管可以根据要求调节薄膜晶体管的阈值电压，从而改善薄膜晶体管由于其极低的关态电流、高迁移率以及低温沉积等特点，使得其在显示、动态随机存取存储器(Dynamic Random Access Memory，DRAM)和三维集成等高密度、高集成度应用中出现的阈值电压漂移的问题。

[0100] 2、本发明实施例提供的晶体管利用了氧化钽高介电常数的特性，从而提供了更好的隔离效果，进一步缓解了薄膜晶体管由于其极低的关态电流、高迁移率以及低温沉积等特点，使得其在显示、动态随机存取存储器(Dynamic Random Access Memory，DRAM)和三维集成等高密度、高集成度应用中出现的阈值电压漂移的问题。

[0101] 以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。