[0001] 本公开关于半导体结构，尤其涉及存储器结构。

[0002] 在传统的动态随机存取存储器(Dynamic random access memories；DRAMs)中，每一个位的数据都需一个晶体管(1T)跟一个电容(1C)来处理，即1T1C DRAM。然而，为了因应市场需求，存储器结构的尺寸需要越来越小，1T1C DRAM亦面临更多挑战，例如漏电流、工艺复杂及成本增加等问题。

[0003] 因此，传统DRAM的结构仍须进一步的优化，以在缩小存储器结构的尺寸的同时仍可维持存储器结构的性能表现。

[0067] 以下提出相关实施例，配合附图以详细说明本公开所提出的存储器结构。然而，本公开并不以此为限。实施例中的叙述，例如细部结构、制造方法的步骤和材料应用等，仅为举例说明之用，本公开欲保护的范围并非仅限于所述方面。

[0068] 同时，须注意的是，本公开并非显示出所有可能的实施例。相关技术领域人员当可在不脱离本公开的精神和范围的前提下，对实施例的结构和制造方法加以变化与修饰，以符合实际应用所需。因此，未于本公开提出的其他实施方面也可能可以应用。再者，附图简化以利清楚说明实施例的内容，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和附图仅作叙述实施例之用，而非用于限缩本公开保护范围。相同或相似的元件符号用于代表相同或相似的原件。

[0069] 为了达成尺寸微型化的需求，本技术领域已经研究了各种无电容DRAM(capacitor‑less DRAM)的替代方案。例如，单晶体管DRAM(1T DRAM)已被提出。传统的1T DRAM是由在部分SOI基板上制造的单个MOSFET所组成，其利用浮体效应(floating body effect)，通过碰撞电离(impact ionization)产生多余的空穴并存储在中性体(neutral body)中，该状态定义为逻辑“1”。另一方面，当空穴被施加正向偏压而扫出中性体时，则处于逻辑“0”的状态。此后，提出了一种晶闸管RAM(thyristor RAM，TRAM)，其利用PNPN晶闸管的双稳定性，而不需要像典型的1T DRAM那样施加大的偏压来诱导碰撞电离。

[0070] 本公开所提供的存储器结构是衍生自1T DRAM操作的架构，进行优化的TRAM操作。相较于典型的1T DRAM而言，根据本公开的存储器结构及操作机转可以在逻辑“1”和逻辑“0”状态之间具有大电流(例如60μA)的感应界线(sensing margin)。脉冲宽度可以缩短(例如50ns)而不会降低窗口。室温的保留(retention time)时间高可提高(例如可达3秒)，无读取干扰时间(read‑disturb‑free time)可增加(例如可为2秒)。这些特性使本公开的存储器结构及其操作机转成为具有高可扩展性和快速运行速度的有前途的DRAM候选者。

[0071] 本公开提供包括3个晶体管(3T)的三维存储器结构(如图1及图19的存储器结构10及20所示)，用于3D DRAM特性及晶闸管操作。

[0072] 图1绘示了依照本公开一实施例的存储器结构10的立体示意图。在本实施例中，Z方向表示第一方向，Y方向表示第二方向，X方向表示第三方向，如图1所示。第一方向、第二方向与第三方向彼此交错，例如彼此垂直，即Z方向、Y方向及X方向可互相垂直。

[0073] 请参照图1，存储器结构10包括一基板100、一第一栅极结构112、一第二栅极结构114、一第三栅极结构116、多个通道本体120、多个介电膜122、一第一插塞132、一第二插塞
134、一第三插塞136及一第一侧插塞140。基板100具有一上表面100a，上表面100a平行于第二方向(例如Y方向)与第三方向(例如X方向)，且上表面100a的法线方向平行于第一方向(例如Z方向)。一掺杂质可布植于基板100中邻近于上表面100a的区域100D。在一实施例中，基板100中邻近于上表面100a的区域100D具有一第一导电类型，例如可为具有高浓度掺杂的N型(N+)。基板100中的区域100D可作为共用源极线。

[0074] 第一栅极结构112、第二栅极结构114及第三栅极结构116设置于基板100上，依序沿着第一方向(例如Z方向)堆叠且彼此分开，且分别沿着第二方向(例如Y方向)与第三方向(例如X方向)延伸，其中第二栅极结构114设置于第一栅极结构112与第三栅极结构116之间，为了使附图更为简洁，图1中省略绘示了一些绝缘材料，例如，基板100、第一栅极结构112、第二栅极结构114与第三栅极结构116之间的绝缘材料省略。在一些实施例中，第一栅极结构112、第二栅极结构114及第三栅极结构116可分别作为一字线。

[0075] 通道本体120沿着第二方向(例如Y方向)及第三方向(例如X方向)彼此分开且沿着第一方向(例如Z方向)穿过第一栅极结构112、第二栅极结构114及第三栅极结构116，并延伸至基板100，例如，通道本体120电性接触于基板100，形成垂直通道结构。通道本体120与每个栅极结构(即第一栅极结构112、第二栅极结构114及第三栅极结构116)的每个交叉位置形成一晶体管。各个通道本体120具有电性接触于基板100的上表面100a的一第一端120A以及远离于上表面100a的一第二端120B，第二端120B相对于第一端120A。一掺杂质可布植于通道本体120中邻近于第二端120B的区域120D。

[0076] 在本实施例中，例如是以晶闸管(thyristor)作为操作机转，通道本体120中邻近于第二端120B的区域120D具有第二导电类型，例如可为具有高浓度掺杂的P型(P+)。区域100D可作为源极，区域120D可作为漏极，然本公开并不限于此。

[0077] 介电膜122设置于第一栅极结构112与通道本体120之间、第二栅极结构114与通道本体120之间及第三栅极结构116与通道本体120之间。亦即，介电膜122沿着第一方向(例如Z方向)延伸，环绕通道本体120的侧表面，以将第一栅极结构112与通道本体120彼此分开，将第二栅极结构114与通道本体120彼此分开，亦将第三栅极结构116与通道本体120彼此分开。

[0078] 第一栅极结构112、第二栅极结构114及第三栅极结构116环绕各个介电膜122与各个通道本体120，故又称作栅极全环(gate‑all‑around，GAA)结构。并且，每个通道本体120可通过3个栅极(即第一栅极结构112、第二栅极结构114及第三栅极结构116)控制。

[0079] 第一侧插塞140沿着第一方向(例如Z方向)与第三方向(例如X方向)延伸，并电性接触于基板100。第一侧插塞140例如电性连接于基板100及通道本体120。

[0080] 基板100对应于一存储器阵列区MA及一阶梯区SA，通道本体120设置于存储器阵列区MA中，阶梯区SA邻接于存储器阵列区MA，且第一栅极结构112、第二栅极结构114及第三栅极结构116在阶梯区SA形成一阶梯状结构，并分别暴露一第一着陆区LR1、一第二着陆区LR2与一第三着陆区LR3。一第一插塞132、一第二插塞134及一第三插塞136分别设置于第一着陆区LR1、第二着陆区LR2与第三着陆区LR3上，且分别沿着第一方向(例如Z方向)延伸，以电性接触于第一栅极结构112、第二栅极结构114及第三栅极结构116。

[0081] 在一些实施例中，基板100可包含半导体基板，例如块状硅(bulk silicon)基板。在本实施例中，通道本体120可通过选择性外延成长(selective epitaxial growth)工艺所形成，通道本体120的材料可包括单晶硅。在操作(例如编程或擦除)存储器装置10的期间，通道本体120可用于储存载子(例如是电子或空穴)。介电膜122不需要具备储存载子(例如是电子或空穴)的功能，故介电膜122不包括电荷储存结构(charge  storage structure)，例如是不包括氧化物‑氮化物‑氧化物(ONO)结构。在一实施例中，介电膜122的材料包括介电材料，例如氧化物，且介电膜122可为单层结构。在一实施例中，介电膜122的材料可包括高介电常数材料(high dielectric constant material，high‑k material)。
在一实施例中，第一插塞132、第二插塞134、第三插塞136、第一侧插塞140、第一栅极结构
112、第二栅极结构114及第三栅极结构116的材料可包含半导体材料或金属材料。在本实施例中，第一栅极结构112可包含多晶硅，第二栅极结构114及第三栅极结构116可分别包含金属。应理解的是，本公开的上述元件的材料并不限于此。

[0082] 图2～图18绘示了通过晶闸管的机转对如图1所示的存储器结构10进行操作的结果。

[0083] 图2绘示实施例1～4的位线偏压与位线电流(亦表示漏极电流)的关系图，其中X轴表示位线偏压，单位为伏特(V)；Y轴表示位线电流，单位为安培(A)。实线曲线表示正向偏压FWD(例如由左侧扫描至右侧)，虚线曲线表示逆向偏压REV(例如由右侧扫描至左侧)。在实施例1～4中，第二栅极结构114与第三栅极结构116皆施加3V，第一栅极结构112则施加不同的电压。实施例1的第一栅极结构112是施加‑3V，实施例2的第一栅极结构112是施加‑2.5V，实施例3的第一栅极结构112是施加‑2V，实施例4的第一栅极结构112是施加‑1.5V。

[0084] 如图2所示，先以正向偏压FWD由0V扫描至4V，再以逆向偏压REV由4V扫描至0V，实施例1～4分别显示迟滞曲线(hysteresis curve)，在相同位线电流之下的实线曲线与虚线曲线之间的距离表示迟滞窗口(hysteresis window)的尺寸。在相同的位线电流之下，实施例1～4的迟滞窗口具有不同的尺寸，例如在邻近于10‑8A的位线电流之下，实施例1～2所示的迟滞窗口的尺寸小于实施例3所示的迟滞窗口HW的尺寸，实施例4所示的迟滞窗口的尺寸则大于实施例3所示的迟滞窗口HW的尺寸。亦即，通过固定第二栅极结构114与第三栅极结构116的电压，并改变第一栅极结构112的电压，可调控迟滞窗口的尺寸大小，故可达成晶闸管的操作效果。在迟滞窗口的范围当中读取电压(例如2V)，可获得不同的电流大小，故可区分逻辑“1”与逻辑“0”。

[0085] 在传统的晶闸管操作当中，由于只有一个栅极，通常需要利用复杂的掺杂结构才可以达到调整迟滞窗口的效果，例如在存储器结构中形成多个不同导电型(N型及P型)的掺杂区域(例如N/P/N/P结构)。相对地，在本公开实施例(例如实施例1～4)的晶闸管操作当中，仅需要通过施加不同的栅极偏压便可调整迟滞曲线，控制迟滞窗口的尺寸，并不需要形成复杂的掺杂结构。

[0086] 图3绘示了如图2所示的实施例3的第一状态E1、第二状态E2及第三状态E3的能带图(band diagram)的模拟结果，例如使用科技计算机辅助设计(Technology Computer Aided Design，TCAD)工具通过计算机仿真来观察。在图3中，X轴表示区域100D与区域120D之间的位置(例如图3最上方所绘示的区域100D与区域120D等元件的简图所示)，单位为微米(μm)；Y轴表示能量，单位为电子伏特(eV)。“Ec”表示传导带(conduction band)。“Ev”表示价带(valence band)。

[0087] 请同时参照图2及图3，第一状态E1～第三状态E3的第一栅极结构112的偏压皆为‑2V，第二栅极结构114的偏压皆为3V，第三栅极结构116的偏压皆为3V。第一状态E1为高电阻的状态，位线偏压为2.3V，电子势垒BR1及空穴势垒BR2皆相当高，电子无法越过电子势垒BR1，空穴亦无法越过空穴势垒BR2。

[0088] 第二状态E2为低电阻状态，位线偏压为3.5V。从第一状态E1进入第二状态E2时，随着位线偏压逐渐升高，空穴势垒BR2会逐渐降低，使得部分空穴可越过势垒往通道本体120的内部流动，如此一来，也造成电子势垒BR1降低，故有部分的电子亦可越过电子势垒BR1往通道本体120的内部流动，同理，当部分电子往通道本体120的内部流动亦可造成空穴势垒BR2降低。通过此，可形成正回馈(positive feedback)，让电子势垒BR1与空穴势垒BR2互相影响而逐渐降低，更多的电子与空穴可流入通道本体120，故在第二状态E2时电子势垒BR1与空穴势垒BR2几乎不存在，可具有大的电流，并诱发闩锁效应(latch‑up)。

[0089] 第三状态E3亦为低电阻的状态，位线偏压为2.3V。从第二状态E2进入第三状态E3时，由于第一栅极结构112～第三栅极结构116的电压皆未改变，只有改变位线偏压，故电子势垒BR1与空穴势垒BR2仍几乎不存在，故在第三状态E3时仍保有大的电流，仍维持闩锁效应。

[0090] 列于下列表1的不同偏压可施加于如图1所示的第一栅极结构112、第二栅极结构114、第三栅极结构116、区域120D(与位线BL为等电位)及区域100D(与源极线SL为等电位)，以进行不同的操作模式，例如是编程(programming)、擦除(erasing)或读取(reading)操作模式。在此实施例与附图中，“PGM”为编程操作模式的简称，表示使存储器结构10的存储编程为“1”的信息状态(即为逻辑“1”)的操作模式；“ERS”为擦除操作模式的简称，表示使存储器结构10的存储编程为“0”的信息状态(即为逻辑“0”)的操作模式；“Read”为读取操作模式的简称，表示读取存储器结构10的存储以确认个别存储的电压信息状态的操作模式。

[0091] 表1

[0092]

[0093] 图4绘示了编程/擦除循环(P/E cycle)的实验结果，显示依据表1的电压操作存储器结构10的波形图。

[0094] 请同时参照表1及图4，在“PGM”中，施加于第一栅极结构112的电压小于0(例如是‑2V)，施加于第二栅极结构114及第三栅极结构116的电压大于0(例如3V)，大的位线偏压(例如3V)诱发晶闸管闩锁效应，故存储器结构10开始呈现低电阻状态。在“ERS”中，为了抑制闩锁效应，需要复位栅极电压，故将施加于第一栅极结构112、第二栅极结构114及第三栅极结构116的电压(即字线偏压)恢复为0V，并施加0V的位线BL偏压。此后，可提高施加于字线(即第一栅极结构112、第二栅极结构114及第三栅极结构116)的电压，让存储器结构10回到高电组状态。通过上述操作，可形成如图4所示的“PGM”→“Read”→“ERS”→“Read”的循环。
“PGM”及“ERS”状态分别具有脉冲宽度PW1及PW2。

[0095] 图5绘示了源极电流在不同状态下的量测结果。

[0096] 请参照图5，X轴表示时间，单位为微秒(μs)；Y轴表示源极电流，单位为微安培(μA)。“PGM”状态与“ERS”状态之间的读取电流窗口(read current window)RIW可大于60微安培。此大的读取电流窗口可归因于大的迟滞窗口。

[0097] 图6绘示了源极电流变化量与脉冲宽度的关系图。

[0098] 请参照图6，X轴表示脉冲宽度，单位为奈秒(ns)；Y轴表示源极电流变化量(即电流窗口)，单位为微安培(μA)。即使脉冲宽度下降至50奈秒(测量极限)，仍可保留60微安培的电流窗口的感测界线(sensing margin)。

[0099] 图7绘示了根据本公开的一实施例A的耐受度(endurance)。图8绘示了实施例A的“PGM”状态与“ERS"状态的能带图。图9绘示了根据比较例A的耐受度(endurance)。图10绘示了比较例A的“PGM”状态与“ERS″状态的电子/空穴迁移状态的示意图。

[0100] 实施例A可应用于如图1所示的存储器结构10，以晶闸管作为操作机转。比较例A与实施例A的差异在于，比较例A中作为漏极的区域120D’与作为源极的100D具有相同的第一导电类型，亦具有高浓度掺杂的N型(N+)，例如是以浮体单元(floating body cell)为操作机转。

[0101] 请参照图7，X轴表示P/E循环的数量，Y轴表示读取电流，单位为微安培(μA)。在P/E循环的操作当中，由于本公开不会使用热载子(hot carrier)进行操作，故本公开的存储器结构不会受到热载子的破坏，相较于使用热载子进行操作的比较例(例如比较例A)而言，具有更优异的耐受度，“PGM”状态及“ERS”状态中的读取电流直到1010的P/E循环皆没有什么差异。

[0102] 请参照图8，在“PGM”的操作中，例如施加0V于区域100D，施加3V于区域120D，即可利用上述的正回馈让电子势垒与空穴势垒降低或消除，并没有涉及热载子的操作。由于势垒已消除，电子与空穴可往通道本体120的中间移动。在“ERS”的操作中，为了回复电子势垒与空穴势垒，例如施加0V于区域100D，施加0V于区域120D，并通过表1所记载的方式施加电压于第一栅极结构112～第三栅极结构116，亦没有涉及热载子的操作。由于势垒已建立，电子与空穴便无法往通道本体120移动。

[0103] 请参照图9，X轴表示P/E循环的数量，Y轴表示读取电流，单位为微安培(μA)。在P/E循环的操作当中，由于比较例A以浮体单元为操作机转，使用热载子进行操作，故存储器结构较容易受到热载子的破坏。例如，在“PGM”的操作中，比较例A以带间隧穿(band to band tunneling)产生空穴，空穴储存于通道本体120中。然而，在“PGM”状态中，当读取电流仍不到103时，P/E循环即快速下降，可见比较例A的耐受度相较于实施例A的耐受度而言明显较差。

[0104] 请参照图10，在“PGM”的操作中，例如施加1V于第三栅极结构116，施加5V于区域120D’，以带间隧穿机转产生空穴(即热载子)，并造成接口陷阱(interface trap)Tr。如此一来，电场(electric field)降低，且比较例A在“PGM”状态中的读取电流小于实施例A在“PGM”状态中的读取电流。在“ERS”的操作中，例如施加4V于第三栅极结构116，施加‑5V于区域120D’，使得储存在通道本体120中的空穴移出通道本体120。

[0105] 图11～图13绘示了基于晶闸管的操作机转的依照本公开一实施例的存储器结构(例如存储器结构10)的维持(hold)状态。

[0106] 存储器结构10的操作模式可进一步包括维持(hold)操作，“Hold”为维持操作的简称，表示用于维持存储器结构10的存储的电压信息状态的操作模式。

[0107] 请参照图11，其绘示了位线BL、第一栅极结构112、第二栅极结构114与第三栅极结构116在不同状态下的时间与电压的关系图。在“PGM”或“ERS”完成之后可进行“Hold”，“Hold”完成之后可再进行“Read”。在操作“Hold”时，可施加不同的电压于第一栅极结构112～第三栅极结构116，以维持“PGM”或“ERS”的状态，例如，可施加‑2.5V于第一栅极结构112，施加‑1V于第二栅极结构114，施加3V于第三栅极结构116，并施加0V于位线BL。

[0108] 请参照图12，其绘示了常温下“PGM”与“ERS”的维持时间与读取电流的关系图，X轴表示维持时间，单位为秒(sec)；Y轴表示读取电流，单位为微安培(μA)。例如，在常温下，当维持时间为3秒时，“PGM”与“ERS”之间的读取电流的差异仍可维持40微安培，如图12的双箭号(double arrow)所示。

[0109] 请参照图13，其绘示85℃下“PGM”与“ERS”的维持时间与读取电流的关系图，X轴表示维持时间，单位为秒(sec)；Y轴表示读取电流，单位为微安培(μA)。例如，在85℃下，当维持时间为10‑1秒(即100ms)时，“PGM”与“ERS”之间的读取电流的差异仍可维持60微安培，如图13的双箭号所示。

[0110] 由图12～图13的结果可知，不论是在常温下或85℃下，只要施加合适的维持偏压，本公开的存储器结构可具有合理的维持时间(例如3s或100ms)，皆较目前本技术领域所使用的DRAM(维持时间例如是64ms)优异。

[0111] 图14～图18绘示了基于晶闸管的操作机转的依照本公开一实施例的存储器结构(例如存储器结构10)的读取干扰(read disturb)的结果。读取干扰可用于侦测“Read”的过程中读取时间可维持多久，且数据(data)没有损坏。

[0112] 一般而言，目前本技术领域所使用的1T1C DRAM属于破坏性读取，即“Read”完成后状态就会消失，需要重新写入。

[0113] 请参照图14，其显示本公开的存储器结构中，数据可重复读取(例如连续7次“Read”)，不需重新写入，证明本公开的存储器结构属于非破坏性读取(non‑destructive read)。

[0114] 请参照图15，其绘示了于“PGM”及“ERS”之后进行连续读取的结果，例如延长“Read”的时间，以测量数据仍存在的情况之下，“Read”可维持多久。

[0115] 请参照图16，其绘示了在位线的读取电压(Read VBL)为2.5V时，“PGM”及“ERS”的读取时间与读取电流的关系图，其中X轴表示读取时间，单位为秒(sec)；Y轴为读取电流，单位为微安培(μA)。当读取时间为10‑3秒(即1ms)时，“PGM”与“ERS”之间的读取电流差异仍维持在65微安培，如图16的双箭号所示。当读取时间大于1ms时，由于产生正回馈，“ERS”的电流快速上升，并增加至相同于“PGM”的电流。

[0116] 请参照图17，其绘示在位线的读取电压为2.1V时，“PGM”及“ERS”的读取时间与读取电流的关系图，其中X轴表示读取时间，单位为秒(sec)；Y轴为读取电流，单位为微安培(μA)。当读取时间为2秒时，“PGM”与“ERS”之间的读取电流差异仍维持在33微安培，如图17的双箭号所示。当读取时间大于2秒时，由于产生正回馈，“ERS”的电流快速上升，并增加至相同于“PGM”的电流。相较于图16的实施例而言，虽然图17的实施例中“PGM”与“ERS”之间的读取电流差异较小，但是读取时间可维持较久。

[0117] 请参照图18，其绘示了实施例B与实施例C在“ERS”状态中的位线的读取电压的能带图。实施例B与实施例C的结构皆与实施例A的结构相同，但实施例B与实施例C位线的读取电压有所不同。在实施例B中，位线的读取电压为2.5V。在实施例C中，位线的读取电压为2.1V。如图18所示，较低的位线的读取电压(即实施例C)可让空穴势垒上升，较不易让空穴跨越过势垒而产生漏电流，故可延迟产生正回馈的时间。

[0118] 因此，若欲延长没有受到读取干扰(read‑disturb‑free)的时间，可降低位线的读取电压，让“ERS”中诱发正回馈的机率降低。

[0119] 图19绘示了依照本公开另一实施例的存储器结构20的立体示意图。在本实施例中，Z方向表示第三方向，Y方向表示第二方向，X方向表示第一方向，如图19所示。

[0120] 请参照图19，存储器结构20包括一基板200、一第一栅极结构212、一第二栅极结构214、一第三栅极结构216、多个通道本体220、多个介电膜222、一第一侧插塞240、第二侧插塞250、第一侧接垫CP及第二侧接垫BP。基板200具有一上表面200a，上表面200a平行于第一方向(例如X方向)与第二方向(例如Y方向)，且上表面200a的法线方向平行于第三方向(例如Z方向)。

[0121] 第一栅极结构212、第二栅极结构214、第三栅极结构216沿着第一方向(例如X方向)设置于基板200上，沿着第一方向(例如X方向)彼此分开，且分别沿着第二方向(例如Y方向)与第三方向(例如Z方向)延伸，其中第二栅极结构214设置于第一栅极结构212与第三栅极结构216之间，第一方向、第二方向与第三方向彼此交错，例如彼此垂直，即Z方向、Y方向及X方向可互相垂直。第一栅极212包括彼此分开的一第一岛状结构2121、一第二岛状结构2122及一第三岛状结构2123，第三栅极结构216包括彼此分开的一第四岛状结构2161、一第五岛状结构2162及一第六岛状结构2163。第一岛状结构2121、第二岛状结构2122及第三岛状结构2123分别沿着第三方向延伸，且沿着第二方向彼此分开；第四岛状结构2161、第五岛状结构2162及第六岛状结构2163分别沿着第三方向延伸，且沿着第二方向彼此分开。再者，第一岛状结构2121、第二岛状结构2122及第三岛状结构2123是各自独立地控制；第四岛状结构2161、第五岛状结构2162及第六岛状结构2163是各自独立地控制。

[0122] 在一实施例中，第一岛状结构2121、第二岛状结构2122或第三岛状结构2123在第三方向上的高度H1等于第二栅极结构214在第三方向上的高度H2，且第一岛状结构2121、第二岛状结构2122或第三岛状结构2123在第二方向上的宽度WD11、WD12或WD13小于第二栅极结构214在第二方向上的宽度WD2。第四岛状结构2161、第五岛状结构2162或第六岛状结构2163在第三方向上的高度H3等于第二栅极结构214在第三方向上的高度H2，且第四岛状结构2161、第五岛状结构2162或第六岛状结构2163在第二方向上的宽度WD31、WD32或WD33小于第二栅极结构214在第二方向上的宽度WD2，然本公开并不限于此。为了使附图更为简洁，图19中省略绘示了一些绝缘材料，例如，基板200、第一栅极结构212、第二栅极结构214与第三栅极结构216之间的绝缘材料，第一岛状结构2121、第二岛状结构2122及第三岛状结构
2123之间的绝缘材料，以及第四岛状结构2161、第五岛状结构2162及第六岛状结构2163之间的绝缘材料省略。第一岛状结构2121、第二岛状结构2122或第三岛状结构2123在第二方向上的宽度WD11、WD12或WD13可等于第四岛状结构2161、第五岛状结构2162或第六岛状结构2163在第二方向上的宽度WD31、WD32或WD33。在一些实施例中，第一栅极结构212、第二栅极结构214及第三栅极结构216可分别作为一字线。

[0123] 通道本体220沿着第二方向(例如Y方向)及第三方向(例如Z方向)彼此分开且沿着第一方向(例如X方向)穿过第一栅极结构212、第二栅极结构214及第三栅极结构216，亦即通道本体220的延伸方向平行于基板200的上表面200a，形成水平通道结构。每个通道本体220具有一第一端220A及一第二端220B，第一端220A邻近于第一栅极结构212且远离于第三栅极结构216，第二端220B邻近于第三栅极结构216且远离于第一栅极结构212，且第二端
220B相对于第一端220A。

[0124] 第一侧接垫CP沿着第三方向(例如Z方向)堆叠且沿着第三方向(例如Z方向)彼此分开，各个第一侧接垫CP连接于通道本体220中对应的第一端220A。第二侧接垫BP沿着第三方向(例如Z方向)堆叠且沿着第三方向(例如Z方向)彼此分开，各个第二侧接垫BP连接于通道本体220中对应的第二端220B。掺杂质可布植于第一侧接垫CP及第二侧接垫BP。

[0125] 在本实施例中，是以晶闸管(thyristor)作为操作机转，第一侧接垫CP具有一第一导电类型，例如可为具有高浓度掺杂的N型(N+)，第二侧接垫BP具有第二导电类型，例如可为具有高浓度掺杂的P型(P+)。

[0126] 在一实施例中，第一侧接垫CP可作为源极，第二侧接垫BP可作为漏极，然本公开并不限于此。

[0127] 介电膜222设置于第一栅极结构212与通道本体220之间、第二栅极结构214与通道本体220之间及第三栅极结构216与通道本体220之间。亦即，介电膜222沿着第一方向(例如X方向)延伸，环绕通道本体220的侧表面，以将第一栅极结构212与通道本体220彼此分开，将第二栅极结构214与通道本体220彼此分开，亦将第三栅极结构216与通道本体220彼此分开。在一实施例中，环绕不同通道本体220的介电膜222彼此连接，沿着第二方向(例如Y方向)与第三方向(例如Z方向)延伸，覆盖第一栅极结构212、第二栅极结构214与第三栅极结构216(未绘示)。

[0128] 第一栅极结构212、第二栅极结构214及第三栅极结构216环绕各个介电膜222与各个通道本体220，亦延伸至沿着第二方向(例如Y方向)与第三方向(例如Z方向)相邻的通道本体220之间的空间之中。由于第一栅极结构212、第二栅极结构214及第三栅极结构216环绕通道本体220的对应位置(即第一栅极结构212、第二栅极结构214及第三栅极结构216与通道本体220之间的交叉位置)的整个侧表面，故又称作栅极全环(gate‑all‑around，GAA)结构。并且，每个通道本体220可通过3个栅极(即第一栅极结构212、第二栅极结构214及第三栅极结构216)控制。具体而言，对应于第一岛状结构2121的通道本体220可通过第一岛状结构2121、第二栅极结构214及第四岛状结构2161来控制，对应于第二岛状结构2122的通道本体220可通过第二岛状结构2122、第二栅极结构214及第五岛状结构2162来控制，对应于第三岛状结构2123的通道本体220可通过第三岛状结构2123、第二栅极结构214及第六岛状结构2163来控制。通道本体220与每个栅极结构的交叉位置形成一晶体管。

[0129] 第一侧插塞240沿着第二方向(例如Y方向)与第三方向(例如Z方向)延伸，并电性接触于基板200及第一侧接垫CP。第一侧插塞240例如电性连接于基板200及通道本体220。

[0130] 第二侧插塞250沿着第二方向(例如Y方向)彼此分开，分别沿着第三方向(例如Z方向)延伸以电性接触于第二侧接垫BP上的多个着陆区R1～R4。在本实施例中，第二侧插塞BP在第三方向(例如Z方向)上的高度沿着第二方向(例如Y方向)递增，着陆区R1～R4形成一阶梯状结构，然本公开并不限于此。第二侧插塞250的顶部可分别连接于一位线(未绘示)。不同的第二侧插塞250连接于不同的位线(未绘示)。亦即，相同阶层的通道本体220可电性连接于同一第二侧插塞250及对应的位线(未绘示)。第二侧插塞250的数量可分别相同于沿着第三方向(例如Z方向)的第一侧接垫CP、通道本体220及第二侧接垫BP的数量，例如为4，然本公开并不限于此。例如，在其他实施例中，第二侧插塞250的数量、沿着第三方向(例如Z方向)的第一侧接垫CP、通道本体220及第二侧接垫BP的数量可大于4。

[0131] 在一些实施例中，基板200可包含半导体基板，例如块状硅(bulk silicon)基板。在本实施例中，通道本体220可通过外延成长(epitaxial growth)工艺所形成，通道本体
220的材料可包括单晶硅。在操作(例如编程或擦除)存储器装置20的期间，通道本体220可用于储存载子(例如是电子或空穴)。介电膜222不需要具备储存载子(例如是电子或空穴)的功能，故介电膜222不包括电荷储存结构，例如是不包括氧化物‑氮化物‑氧化物(ONO)结构。换言之，在通道本体220与栅极结构(即第一栅极结构212、第二栅极结构214及第三栅极结构216)之间的空间中不存在ONO结构。在一实施例中，介电膜222的材料包括介电材料，例如氧化物，且介电膜222可为单层结构。在一实施例中，介电膜222的材料可包括高介电常数材料(high dielectric constant material，high‑k material)。在一实施例中，第一侧插塞240、第二侧插塞250、第一侧接垫CP、第二侧接垫BP、第一栅极结构212、第二栅极结构214及第三栅极结构216的材料可包含半导体材料或金属材料。例如，第一侧接垫CP、第二侧接垫BP、第一栅极结构212、第二栅极结构214及第三栅极结构216可包含单晶硅或多晶硅或金属。应理解的是，本公开的上述元件的材料并不限于此。

[0132] 根据一些实施例，存储器结构20可通过堆叠式栅极全环纳米片金氧半导体工艺(stacked gate‑all‑around nanosheet CMOS process)所形成。相较于具有垂直通道的存储器结构10而言，具有水平通道的存储器结构20可堆叠更多层的通道本体220，故可形成更多的位，具有更高的存储密度，更有利于存储器结构的尺寸的微缩。

[0133] 在一比较例B(未绘示)中，第一栅极结构212的外型相同于第二栅极结构214(即第一栅极结构212不包括第一岛状结构2121、第二岛状结构2122及第三岛状结构2123)，且比较例B的其他结构相同于存储器结构20(即第三栅极结构216亦包括第四岛状结构2161～第六岛状结构2163)。相较于比较例B(未绘示)而言，由于本公开的存储器结构20在第一栅极结构212及第三栅极216皆包括分开的岛状结构，在以晶闸管机转进行存储器结构的操作时，具备更佳的控制效果，且表现出更优异的电特性。例如，在本公开的一实施例中，第一栅极结构212与第三栅极结构216中皆分开的岛状结构能提供更有弹性的写入与擦除电压操作设计，有助于提升“1”与“0”状态间的存储窗，同时也能帮助抑制来自于非选择存储的漏电流。

[0134] 图20绘示了依照本公开另一实施例的存储器结构20的等效电路图。

[0135] 请同时参照图19及图20，图20示例性绘示了图19中相邻的4个通道本体220，例如，通道本体220与第一栅极结构212中的第一岛状结构2121及第二岛状结构2122、第二栅极结构214及第三栅极结构216中的第四岛状结构2161及第五岛状结构2162的每个交叉位置形成一晶体管。如图20所示，通过同一通道本体220所连接的晶体管TA1、TA2与TA3共用形成一存储单元CA；通过同一通道本体220所连接的晶体管TB1、TB2与TB3共用形成一存储单元CB；通过同一通道本体220所连接的晶体管TS1、TS2与TS3共用形成一存储单元CS。通道本体220的第一端220A连接于对应的第一侧接垫CP，不同层的第一侧接垫CP电性接触于一第一侧插塞240，且电性连接于源极线，因此存储单元CA、CB及CS的连接于共用源极线CSL(即为等电位)。通道本体220的第二端220B连接于对应的第二侧接垫BP，不同阶层的第二侧接垫BP电性接触于不同的第二侧插塞250，不同的第二侧插塞250分别电性连接于不同的位线，例如，相同阶层的存储单元CB及CS电性连接于第一位线BL1。存储单元CA电性连接于第二位线BL2。存储单元CA、CB及CS共享第二栅极结构214。存储单元CA及CS共享第一栅极结构212中的第二岛状结构2122以及第三栅极结构216中的第五岛状结构2162。

[0136] 在本实施例中，存储单元CS为欲选择的存储单元，其他存储单元CA及CB为未选择的存储单元(例如是抑制的存储单元)。换言之，存储单元CS对应于选择的第二岛状结构2122、选择的第二栅极214及选择的第五岛状结构2162，并电性连接于选择的第一位线BL1。
未选择的存储单元CB可对应于未选择的第一岛状结构2121及未选择的第四岛状结构2161。
第二位线BL2则为未选择的位线。并且，可依据下列表2的不同偏压施加于第一岛状结构
2121、第二岛状结构2122、第二栅极结构214、第四岛状结构2161、第五岛状结构2162、第一位线BL1、第二位线BL2及共用源极线CSL，以进行不同的操作模式，例如是类似于表1的相关段落所述的“PGM”、“ERS”或“Read”的操作模式。

[0137] 表2

[0138]

[0139]

[0140] 图21绘示了基于晶闸管操作机转操作存储器结构20的“PGM”状态与“ERS"状态的能带图。

[0141] 请参照图21，在“PGM”的操作中，例如施加0V于第一侧接垫CP，施加3V于第二侧接垫BP，即可利用上述的正回馈让电子势垒与空穴势垒降低或消除，并没有涉及热载子的操作。由于势垒已消除，电子与空穴可往通道本体220的中间移动。在“ERS”的操作中，为了回复电子势垒与空穴势垒，例如施加0V于第一侧接垫CP，施加0V于第二侧接垫BP，并通过表2所记载的方式施加电压于第一栅极212～第三栅极216，亦没有涉及热载子的操作。由于势垒已建立，电子与空穴便无法往通道本体220移动。

[0142] 图22～图24绘示了基于晶闸管操作机转操作存储器结构20的实验结果。

[0143] 请参照图22，X轴表示编程时间，单位为微秒(μs)；Y轴表示读取电流，单位为微安培(μA)。在进行“PGM”操作时，选择的存储单元CS有大的电流，未选择的存储单元CA及CB受到抑制，没有电流。

[0144] 请参照图23，X轴表示擦除时间，单位为微秒(μs)；Y轴表示读取电流，单位为微安培(μA)。在进行“ERS”操作之后，选择的存储单元CS没有电流，未选择的存储单元CA及CB维持大电流。

[0145] 由此可知，不论是“PGM”或“ERS”，皆可确实选择存储单元CS，抑制存储单元CA及CB。

[0146] 请参照图24，X轴表示第三栅极结构216的偏压，单位为伏特(V)；Y轴表示“PGM”状态的读取电流，单位为微安培(μA)。在“Read”中，施加‑2V于第一栅极结构212，施加3V于第二栅极结构214，并施加2.5V于第一位线BL1。在进行“Read”操作之后，由于选择的存储单元CS与未选择的存储单元CB连接于同一条位线(即第一位线BL1)，为了避免存储单元CB亦贡献电流，必须确实将存储单元CB关闭，否则会产生漏电流，形成潜通路(sneak path)。因此，必须施加足够高的偏压(例如大于4.5V，如箭头所示，例如5V)于未选择第三栅极结构216(例如第四岛状结构2161)，如此才可避免潜通路的形成，并正确读取选择的存储单元CS。

[0147] 根据本公开的一实施例，存储器结构的第一栅极结构及第三栅极结构皆具有3个岛状结构，通过晶闸管的操作机转对本公开的存储器结构进行操作，即可发现本公开的存储器结构具有高可扩展性和快速运行速度，各种电特性皆较目前本技术领域的DRAM更为优异。

[0148] 综上所述，虽然本公开已以实施例公开如上，然其并非用于限定本公开。本公开所属技术领域中技术人员，在不脱离本公开的精神和范围内，当可作各种的更动与润饰。因此，本公开的保护范围当视随附的权利要求范围所界定的为准。