[0002] 本公开总的涉及在基板上沉积材料的方法。更特别地，本公开涉及材料在基板的第一表面上相对于第二表面的选择性沉积。

[0003] 集成电路通过精心设计的工艺制造，其中各种材料层以预定的布置依次沉积在半导体基板上。材料在半导体基板上的预定布置常可通过在整个基板表面上沉积材料、然后从基板的预定区域去除材料来实现，如例如通过沉积掩模层和随后的蚀刻过程。材料可以是导电的，以便提供集成电路内的电连接。

[0004] 在基板上制造集成表面所涉及的步骤数量非常大，从而使生产过程非常复杂。可通过利用选择性沉积工艺来减少步骤的数量，由此材料相对于第二表面选择性地沉积在第一表面上而无需后续加工或减少对后续加工的需要。

[0020] 集成电路通过其中在半导体基板上以预定的布置依次沉积各种材料层的工艺来制造。半导体器件中可能需要金属层作为导电层以电连接这些层中的一些。可通过利用选择性沉积工艺来减少在基板上制造集成表面所涉及的步骤的数量，由此材料相对于第二表面选择性地沉积在第一表面上而无需后续加工或减少对后续加工的需要。已发现可能需要一种相对于第二表面选择性地在第一表面上沉积导电材料以提供电连接的方法。

[0021] 在制造集成电路器件的特征期间产生的间隙可被提供以金属材料。间隙可能具有高纵横比，因为其深度比其宽度大得多。穿过这些层的间隙可能例如通过蚀刻而提供。可能需要在间隙中提供导电材料。

[0022] 图1a公开了间隙A，其具有包含导电金属例如钨或氮化钛的第一(底)表面和包含绝缘氧化物例如氧化铝Al2O3或二氧化硅SiO2的第二(侧)表面。间隙A可被填充以通过向基板供给本体前体和反应物而沉积的材料。本体前体和反应物可相对于第二表面与第一表面具有反应以在第一表面上形成比在第二表面上更多的材料。由此，间隙可被自下而上填充，这是有利的，因为如果填充物从底部和侧面生长，则从侧面的生长可能在底部被完全提供以材料之前就关闭间隙的入口，从而使底部部分留空。这可能在沉积的材料中导致空隙或接缝，空隙或接缝可能劣化集成电路的性能。

[0023] 本体前体可包含金属原子、卤素原子和至少一种不是金属或卤素原子的另外的原子。本体前体和反应物可相对于第二表面与第一表面具有反应以在第一表面上形成比在第二表面上多超过2倍、优选地多超过5倍、最优选地多超过10倍的材料。事实上，如图1a中所示，相对于第一表面，第二表面上可为零生长。

[0024] 金属可以是过渡金属原子。过渡金属原子可以是钼(Mo)。卤素原子可以是氯。所述至少一种另外的原子可选自硫属元素化物。所述至少一种选自硫属元素化物的另外的原子可为氧。本体前体可包含五氯化钼(MoCl5)。

[0025] 反应物可包含氢原子。反应物可以是氢气(H2)。

[0026] 第一表面可包含金属，例如过渡金属。过渡金属可选自钛(Ti)、钽(Ta)、锰(Mn)、钨(W)、钌(Ru)、钴(Co)和铜(Cu)。第一表面可包含金属氮化物。第二表面可包含磷化钴钨(CoWP)。例如，第二表面可包含氮化钛(TiN)或氮化钽(TaN)。或者，金属可为铝(Al)。

[0027] 第二表面可包含氧化物、氮化物或其组合。氧化物、氮化物或其组合可选自氧化铝(AlOx)、氧化硅(SiOx)、氮化硅(SiN)、氧化铪(HfO2)、氧化锆(ZrO2)和氮氧化硅(SiON)。氧化硅可以是硅的热氧化物。氧化硅可以是碳掺杂的。第二表面可以是介电表面。

[0028] 沉积的材料可以是导电的，电阻率小于3000μΩ‑cm。

[0029] 图1b公开了与图1a相同的间隙，但显示沉积过程可能因氮化钛层(TiN)在空气中的污染而受到阻碍。污染可能由用等离子体增强CVD工艺沉积氧化硅层的过程引起。例如，氮化钛可能被部分地氧化或者一些硅可能在间隙中形成污染。因此，可能在第一间隙B中不能均匀地形成沉积材料或者可能在第二间隙C中根本不能形成沉积材料。所述方法可因此包括向基板供给预备前体(preparation precursor)。

[0030] 预备前体可包含金属和卤素原子。预备前体可包含与本体前体相同的金属原子，使得当一些材料被沉积时该材料与之后由本体前体沉积的材料更相同。预备前体也可包含与本体前体不同的金属原子。预备前体中的金属可以是过渡金属，例如钼。或者，所述金属可选自过渡金属，包括钨(W)、钌(Ru)、钴(Co)和铜(Cu)。

[0031] 预备前体可包含与本体前体相同的卤化物，使得当一些卤化物被留下时该材料与在之后从本体前体的沉积过程中可能留下的材料相同。预备前体也可包含与本体前体不同的卤化物以优化方法。预备前体可包含五氯化钼(MoCl5)。

[0032] 预备前体可用作蚀刻剂以蚀刻掉形成在氮化钛上的氧化物层。其后，本体前体可更好地与未被污染的氮化钛反应。第一表面可能包含待用预备前体清洁的金属、金属氧化物、金属氮化物或氮化硅。

[0033] 可向反应腔室中供给10至2000、优选地30至600、更优选地50至200、最优选地约100个脉冲的预备前体，并且这些脉冲在0.1至10秒之间。可向反应腔室中供给50至10000、优选地200至4000、更优选地500至2000、最优选地约1000个脉冲的本体前体，并且这些脉冲在0.1至10秒之间。

[0034] 本体前体进入具有基板的反应腔室中的流量在50至1000sccm之间。反应物进入具有基板的反应腔室中的流量可在50至50000sccm之间。反应腔室中的压力可在0.1至100托之间。工艺温度可在300至800℃之间。

[0035] 基板可具有基本水平的顶表面和在已经制造的层中竖直延伸的间隙，并且所述方法包括在选择性地在间隙的第一表面上沉积材料之前蚀刻间隙的第一和第二表面。

[0036] 沉积材料可包括重复原子层沉积(ALD)循环，该循环包括依次向基板供给本体前体的脉冲和向基板供给反应物的脉冲。在供给本体前体和反应物的脉冲之间，可用时0.5至50秒之间吹扫基板。在反应腔室中向基板供给本体前体用时在0.5至50秒之间。

[0037] 间隙可在具有基本上水平的顶表面的已经制造的层中竖直延伸。沿竖直方向并提供有金属层的间隙可例如用于动态随机存取存储器(DRAM)类型的存储器集成电路的字线中。沿竖直方向并用金属填充的间隙还可例如用于逻辑集成电路中。举例来说，金属填充的间隙可用作p‑型金属氧化物半导体(PMOS)或互补金属氧化物半导体(CMOS)集成电路或源极/漏极沟槽接触中的栅极填料。

[0038] 间隙还可沿水平方向布置在已经制造的层中。同样，间隙可具有高的纵横比，因为其深度(现在在水平方向上)大于其宽度。沿水平方向并提供有金属的间隙可例如用于3D NAND类型的存储器集成电路的字线中。间隙还可沿竖直和水平方向的组合布置。

[0039] 间隙的表面可包含一种种类的沉积材料。或者，间隙的表面可包含不同种类的沉积材料。间隙的表面可例如包含钨和氧化硅层(参见图1)。当例如需要导电层与钨层接触时，可能有利的是相对于硅层选择性地在间隙中的钨上沉积导电材料。

[0040] 为了填充整个间隙，可通过依次重复本体ALD循环来沉积本体层。或者，可通过CVD工艺在种子层上沉积本体层。CVD工艺可以是脉冲式的，其中在向基板连续地供给第二反应物的同时以脉冲向基板上供给第二前体，或者反过来。

[0041] 图2a和2b示出了示意根据一个实施例选择性地沉积层的方法的流程图，其中可在间隙中提供预备前体以预备表面(图2a)并可使用本体前体和反应物选择性地在经预备的表面上沉积本体层(图2b)。使用预备前体的预处理循环1可示于图2a中，用于本体层的本体ALD循环2可示于图2b中。根据一个实施例，可省略使用预备前体的预处理循环1。根据一个实施例，使用预备前体的预处理循环1可沉积薄的种子层。

[0042] 在步骤3中向反应腔室中提供具有第一和第二表面(其中第一表面不同于第二表面)的基板后，可在步骤5中以持续时间T1的预备脉冲向基板供给包含金属和卤素原子的预备前体(参见图1a)。随后，可在步骤7中停止向基板额外供给预备前体，例如通过从反应腔室去除例如吹扫一部分预备前体，持续预备前体去除时段R1。可多次重复供给包含金属和卤素原子的预备前体，例如N次。预备前体可预备基板以沉积本体层和/或可反应形成基板上种子层的至少一部分。通常，在开始种子层的沉积之前可能需要少许(约50至100次)循环，但少许循环可能就足以预备表面以沉积本体层了。

[0043] 可选择预备前体以在间隙的表面上具有适当的蚀刻效果。预处理循环1可重复N次以预备表面，其中N在10至2000、优选地30至600、更优选地50至200之间选择，最优选地约100个进入反应腔室中的脉冲，并且预备脉冲T1在0.1至10秒之间。

[0044] 可在本体ALD循环2(参见图2b)中在步骤11中以持续时间T2的本体脉冲向具有第一和第二表面的基板供给包含金属和卤素原子的本体前体。这可与图2a的预处理循环1在相同的反应腔室中或在不同的反应腔室中进行。当预处理循环的温度要求可能不同时，在与预处理循环不同的反应腔室中进行本体ALD循环可能是有利的。因此可能需要进行基板转移。图2b的本体ALD循环2也可在无图2a的预备循环的情况下完成。在本体ALD循环期间，可在步骤13中停止向基板额外供给本体前体，例如通过从反应腔室去除例如吹扫一部分本体前体，持续本体去除时段R2。

[0045] 此外，循环可包括以反应物脉冲向基板供给反应物15，持续时间T3。一部分本体前体和反应物可相对于第二表面选择性地在第一表面上反应形成本体层的至少一部分而在第一表面上形成比在第二表面上更多的材料。例如，本体前体和反应物可相对于第二表面与第一表面具有反应以在第一表面上形成比在第二表面上多超过2倍、优选地多超过5倍、最优选地多超过10倍的材料。可在步骤17中停止向基板额外供给反应物，例如通过从反应腔室去除例如吹扫一部分反应物，持续反应物去除时段R3。

[0046] 可选择本体前体和反应物以在沉积材料中产生适当的电子性质。例如以具有低的电阻率。钼膜的电阻率可小于3000μΩ‑cm，或小于1000μΩ‑cm，或小于500μΩ‑cm，或小于200μΩ‑cm，或小于100μΩ‑cm，或小于50μΩ‑cm，或小于25μΩ‑cm，或小于15μΩ‑cm或甚至小于10μΩ‑cm。

[0047] 用于本体层的本体ALD循环2可重复M次，其中M在200至2000之间、优选地400至1200之间、更优选地600至1000之间选择。在基板的第一表面上本体层的厚度可在1至100nm之间，优选地5至50nm之间，更优选地10至30nm之间。

[0048] 预备前体和本体前体可包含相同的金属原子。金属可以是过渡金属原子。过渡金属原子可以是钼。预备前体和本体前体可包含相同的卤素原子。卤素原子可以是氯。通过具有相同的金属原子和/或相同的卤素，可简化制造厂中工具和工艺的检核，因为可能仅需要评估一种金属原子和/或一种卤素。如果预备前体包含与本体前体相同的金属原子，那么在预备期间发生一些材料沉积可能没有问题，因为它与之后由本体前体沉积的材料更相同。如果预备前体包含与本体前体相同的卤化物，那么可能留下的一些卤化物将与在之后从本体前体的沉积过程中可能留下的材料相同，从而简化工艺的检核。预备前体可包含五氯化钼(MoCl5)。

[0049] 在预处理ALD循环期间，反应腔室中的工艺温度可在300至800℃之间、优选地400至700℃之间、更优选地450至550℃之间选择。预备前体在其中气化的容器可被保持在40至100℃之间，优选地60至80℃之间，更优选地约70℃。

[0050] 本体前体可包含不是金属或卤素原子的另外的原子。所述另外的原子可以是硫属元素。硫属元素可以是氧、硫、硒或碲。本体前体可包含二氯二氧化钼(VI)(MoO2Cl2)。

[0051] 本体ALD循环期间的工艺温度可在300至800℃之间，优选地400至700℃之间，更优选地500至650℃之间。第二前体在其中气化的容器可被保持在20至150℃之间，优选地30至120℃之间，更优选地40至110℃之间。

[0052] 向反应腔室中供给预备前体和/或本体前体可分别用持续时间T1、T2的脉冲实现，所述持续时间可在0.1至10秒、优选地0.5至5秒、更优选地0.8至2秒之间选择。例如，T1可为1秒，T2可为1.3秒。预备前体和/或本体前体进入反应腔室中的流量可在10至2000sccm之间、50至1000sccm之间、优选地100至500sccm之间、更优选地200至400sccm之间选择。反应腔室中的压力可在0.1至100托之间、优选地1至50托之间、更优选地4至20托之间选择。

[0053] 反应物可具有氢原子，例如氢气(H2)。用反应物脉冲向反应腔室中供给反应物的持续时间T3可在0.5至50秒之间，优选地1至10秒之间，更优选地2至8秒之间。反应物进入反应腔室中的流量可在50至50000sccm之间，优选地100至20000sccm之间，更优选地500至10000sccm之间。

[0054] 对于反应物，可考虑硅烷。硅烷的通式为SixH2(x+2)，其中x为整数1、2、3、4……。硅烷(SiH4)、乙硅烷(Si2H6)或丙硅烷(Si3H8)可为具有氢原子的反应物的合适实例。

[0055] 从反应腔室去除例如吹扫预备前体、本体前体和反应物中的至少之一的一部分可在0.5至50秒之间、优选地1至10秒之间、更优选地2至8秒之间的去除时段R1、R2、R3中完成。可在向基板供给预备前体后、在供给本体前体后或在供给反应物后使用吹扫来从反应腔室去除预备前体、本体前体或反应物中的至少之一的一部分，持续去除时段R1、R2、R3。去除可通过泵送和/或通过提供吹扫气体来实现。吹扫气体可为惰性气体如氮气或氦气。

[0056] 所述方法可用于单个或批量晶片ALD装置中。方法包括在反应腔室中提供基板并且反应腔室中的预处理循环可包括：在反应腔室中向基板供给预备前体和从反应腔室吹扫一部分预备前体。此外，方法包括在反应腔室中提供基板并且反应腔室中的本体ALD循环包括：在反应腔室中向基板供给本体前体；从反应腔室吹扫一部分第二前体；在反应腔室中向基板供给反应物；和从反应腔室吹扫一部分反应物。

[0057] 专门设计用于进行ALD工艺的示例性单晶片反应器可以商品名和 自ASM International NV(荷兰阿尔梅勒市)商购获
得。方法也可在批量晶片反应器中进行，例如立式炉。例如，沉积过程也可在可得自ASM TM
International N.V.的A412 立式炉中进行。炉可具有处理室，所述处理室可容纳150个直径为300mm的半导体基板或晶片的负载。

[0058] 晶片反应器可具有可控制反应器的控制器和存储器。存储器可经程序编程以在控制器上执行时根据本公开的实施例在反应腔室中供给前体和反应物。

[0059] 图3a示出了根据一个实施例的结构18的横截面，该结构具有沿着间隙延伸的侧壁19并具有待填充的孔20。如图所示，间隙可在基板上已经制造的层中竖直延伸。已经制造的层可包含例如氧化硅SIO2、氧化铝Al2O3、氮化钛TiN和钨W。

[0060] 间隙可具有高纵横比，因为竖直和或水平的深度比宽度大得多。间隙的纵横比(间隙深度/间隙宽度)可大于约2、大于约5、大于约10、大于约20、大于约50、大于约75或在一些情况下甚至大于约100、或大于约150、或大于约200。

[0061] 可注意到，可能难以对于间隙测定纵横比，但在此情形下，纵横比可经表面增强比置换，其可为晶片或晶片的一部分中的间隙的总表面积相对于晶片或晶片的一部分的平面表面的比。间隙的表面增强比(表面间隙/表面晶片)可大于约2、大于约5、大于约10、大于约20、大于约50、大于约75或在一些情况下甚至大于约100、或大于约150、或大于约200。

[0062] 图3a的结构是通过蚀刻产生的，以使得可从间隙及于钨W的不同层以在较小程度上去除间隙的侧壁19的表面。在回蚀过程中，不同的层钨W和氧化铝Al2O3被不同地蚀刻，使得钨W被蚀刻得比需要的多，从而产生孔20。蚀刻之后孔20的表面可包含不同种类的沉积层，例如第一表面是导电的并包含钨W和氮化钛TiN，而第二表面是电绝缘的并包含氧化铝Al2O3和氧化硅SiO2。

[0063] 可相对于包含氧化硅和Al2O3的第二表面在包含钨W的第一表面上沉积选择性金属25。选择性金属25可根据如图2b中所描绘实施例通过依次重复沉积循环沉积在间隙的表面
19上。可施加如图2a中所描绘使用预备前体的预处理循环。可根据该实施例通过依次重复使用本体前体的ALD循环来沉积本体层。所用方法的细节示于图2a和2b及相关描述中。

[0064] 金属25可包含钼，所述钼的电阻率小于3000μΩ‑cm，或小于1000μΩ‑cm，或小于500μΩ‑cm，或小于200μΩ‑cm，或小于100μΩ‑cm，或小于50μΩ‑cm，或小于25μΩ‑cm，或小于15μΩ‑cm或甚至小于10μΩ‑cm。在一些实施例中，包含Mo的沉积层25的阶梯覆盖可大于约50％、大于约80％、大于约90％、大于约95％、大于约98％、大于约99％。

[0065] 方法可在原子层沉积设备中进行。举例来说，沉积方法可在 XPALD设备中进行。

[0066] 方法还可用于空间原子层沉积设备中。在空间ALD中，前体和反应物在不同的物理区段中连续地供给且基板在区段之间移动。可提供至少两个区段，可在基板存在下在其中进行半反应。如果基板存在于这样的半反应区段中，那么可从第一或第二前体形成单层。接着，将基板移动至第二半反应区，其中通过第一或第二反应物完成ALD循环以形成一个ALD单层。或者，基板位置可经固定且气体供应可移动，或两者的某种组合。为获得较厚膜，可重复此工序。

[0067] 根据空间ALD装置的一个实施例，预处理方法包括：

[0068] 将基板置于包括多个区段的反应腔室中，每个区段通过气帘与相邻区段分隔开；

[0069] 在反应腔室的第一区段中向基板供给预处理前体；

[0070] 使基板表面相对于反应腔室侧向地移动穿过气帘到达反应腔室的第二区段；

[0071] 在反应腔室的第二区段中向基板供给第一反应物；

[0072] 使基板表面相对于反应腔室侧向地移动穿过气帘；和

[0073] 重复供给预处理前体和反应物，包括使基板表面相对于反应腔室侧向地移动。

[0074] 为了形成本体层，方法进一步包括：

[0075] 将基板置于包括多个区段的反应腔室中，每个区段通过气帘与相邻区段分隔开；

[0076] 在反应腔室的第一区段中向基板供给本体前体；

[0077] 使基板表面相对于反应腔室侧向地移动穿过气帘到达反应腔室的第二区段；

[0078] 在反应腔室的第二区段中向基板供给第二反应物以形成本体层；

[0079] 使基板表面相对于反应腔室侧向地移动穿过气帘；和

[0080] 重复供给本体前体和反应物，包括使基板表面相对于反应腔室侧向地移动以形成本体层。

[0081] 专门设计用于进行ALD工艺的示例性单晶片反应器可以商品名 自ASM International NV(荷兰阿尔梅勒市)商购获得。方法也可在批量晶片反应器中进行，例如TM TM
立式炉。例如，沉积过程也可在可得自ASM International N.V.的A400 或A412 立式炉中进行。炉可具有处理室，所述处理室可容纳100个或更多半导体基板或晶片的负载。

[0082] 在另外的实施例中，本体层可包含小于约40原子％、小于约30原子％、小于约20原子％、小于约10原子％、小于约5原子％、或甚至小于约2原子％的氧。在进一步的实施例中，本体层可包含小于约30原子％、小于约20原子％、小于约10原子％、或小于约5原子％、或小于约2原子％、或甚至小于约1原子％的氢。在一些实施例中，本体层可包含小于约10原子％、或小于约5原子％、小于约1原子％、或甚至小于约0.5原子％的卤素或氯。在还进一步的实施例中，本体层可包含小于约10原子％、或小于约5原子％、或小于约2原子％、或小于约1原子％、或甚至小于约0.5原子％的碳。在本文概述的实施例中，元素的原子百分比(at.％)浓度可使用卢瑟福背散射(Rutherford backscattering；RBS)测定。

[0083] 在本公开的一些实施例中，形成半导体装置结构，如半导体装置结构可包括形成包括钼膜的栅电极结构，所述栅电极结构的有效功函数大于大约4.9eV、或大于大约5.0eV、或大于大约5.1eV、或大于大约5.2eV、或大于大约5.3eV、或甚至大于大约5.4eV。在一些实施例中，可对于包括厚度小于大致100埃、或小于大致50埃、或小于大致40埃、或甚至小于大致30埃的钼膜的电极结构展示以上给出的有效功函数值。

[0084] 所属领域的技术人员应了解，可在不脱离本发明的范围的情况下对上文所述的方法和结构作出各种省略、添加和修改。预期可进行实施例的具体特征和方面的各种组合或子组合且仍落入描述的范围内。所公开实施例的各种特征和方面可以任何顺序彼此组合或取代。如由所附权利要求书所限定，所有此类修改和变化均意图属于本发明的范围内。