[0001] 本申请涉及通讯信息技术领域，尤其涉及一种以太网卡。

[0002] 网卡即网络接口控制器，又被称为网络适配器或局域网接收器，是构成计算机网络系统中最基本的、最重要的、最不可缺少的连接设备。现有的以太网卡不能稳定的接收电
源的供电。

[0052] 以下将参考附图详细说明本申请的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除
非特别指出，不必按比例绘制附图。

[0053] 其中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明或简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方
位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

[0054] 此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者
隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，
除非另有明确具体的限定。

[0055] 在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。

[0056] 另外，为了更好的说明本申请，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本申请同样可以实施。在一些实例中，对于
本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本申请的主旨。

[0057] 图1示出本申请实施例的以太网卡的板卡框图。图2示出本申请实施例的以太网卡的第一电平转换芯片的电路图。图3示出本申请实施例的以太网卡的第二电平转换芯片的
电路图。图4示出本申请实施例的以太网卡的第三电平转换芯片的电路图。图5示出本申请
实施例的以太网卡的第四电平转换芯片的电路图。图6示出本申请实施例的以太网卡的第
五电平转换芯片的电路图。图7示出本申请实施例的以太网卡的存储模块的电路图。图8示
出本申请实施例的以太网卡的时钟模块的电路图。图9示出本申请实施例的以太网卡的通
讯模块的电路图。图10示出本申请实施例的以太网卡的电源输入模块的电路图。如图1至图
10所示，该以太网卡，包括：板卡，板卡上配置有处理器、通讯模块、PCle4.0接口、存储模块
和时钟模块。处理器为E810处理器，电子器件包括通讯模块、PCle4.0接口、存储模块和时钟
模块，通讯模块、PCle4.0接口、存储模块和时钟模块均与处理器电连接，且通讯模块通过
QSFP28接口与处理器电连接。板卡上还配置有电源输入模块、第一电平转换芯片、第二电平
转换芯片、第三电平转换芯片、第四电平转换芯片和第五电平转换芯片。电源输入模块的输
入端适用于与供电电源电连接，电源输出模与第一电平转换芯片的输入端、第二电平转换
芯片的输入端、第三电平转换芯片的输入端和第四电平转换芯片的输入端均电连接。第一
电平转换芯片的输出端与第五电平转换芯片的输入端、存储模块、时钟模块和通讯模块、
PCle4.0接口均电连接。第二电平转换芯片的输出端、第三电平转换芯片的输出端、第四电
平转换芯片的输出端和第五电平转换芯片的输出端均电连接至处理器。

[0058] 本申请实施例以太网卡设置有板卡，板卡上设置有处理器、通讯模块、PCle4.0接口、存储模块、时钟模块、电源输入模块、第一电平转换芯片、第二电平转换芯片、第三电平
转换芯片、第四电平转换芯片和第五电平转换芯片，其中，板卡其E810处理器，并通过电源
输入模块将电源输入，并生成12V的电压。第一电平转换芯片、第二电平转换芯片、第三电平
转换芯片和第四电平转换芯片接收电源输入模块的12V电压，且第一电平转换芯片将电压
进行转换后输出给第一电平转换芯片以及通讯模块、PCle4.0接口、存储模块、时钟模块以
对上述的电子器件进行供电。第二电平转换芯片、第三电平转换芯片和第四电平转换芯片
将同一电压转换为不同电压后均输出至处理器，由此方便对处理器的不同状态进行供电。
综上所述，本申请实施例以太网卡通过上述的电路结构可以使得能够稳定的接收电源的供
电，使得网卡能够稳定的工作。

[0059] 此处，应当指出的是，在一种可能的实现方式中，板卡上贴有散热片，由此可以避免运行过程中温度过高，加强了本申请实施例的散热性，且板卡可以采用6‑8层的PCB板。

[0060] 此处，还应当指出的是，在一种可能的实现方式中，板卡的表面还喷涂有锡层，由此可以放置板卡裸铜氧化和保持焊锡性。

[0061] 此处，还应当指出的是，在一种可能的实现方式中，板卡的尺寸为167.5mm x63.9mm。

[0062] 此处，还应当指出的是，在一种可能的实现方式中，通讯模块、PCle4.0接口均采用5μ沉金，接触更可靠，损耗更小，可有效降低丢包和数据延迟。

[0063] 在一种可能的实现方式中，第一电平转换芯片的VIN引脚与电源输入模块的输出端电连接，用于接收电源输入模块输出的12V电压。第一电平转换芯片的SW引脚外接第一电
感L2后输出3.3V电压，作为第一电平转换芯片的输出端。第一电平转换芯片的BST引脚和第
一电平转换芯片的SW引脚之间串联有第一电阻R360和第一电容C419。第一电平转换芯片的
CR引脚和第一电感未与第一电平转换芯片的SW引脚连接的一端电连接，且串联有第二电容
C420。

[0064] 此处，应当指出的是，在一种可能的实现方式中，第一电感L2的型号为：4.7UH‑FMDS6024‑4R7M。

[0065] 更进一步的，在一种可能的实现方式中，第一电平转换芯片的VIN引脚和第一转换芯片的FREQ/MODE引脚合并后与电源输入模块的输出端电连接。第一电平转换芯片的VIN引
脚和第一转换芯片的FREQ/MODE引脚之间串联有多个并联的电容和第二电阻R90。第一电平
转换芯片的输出端处外接有多个并联的电容，且多个并联的电容的另一端适用于接地。

[0066] 在一种可能的实现方式中，第一电感L2未与第一电平转换芯片的SW引脚连接的一端和第一电平转换芯片的FB引脚之间并联有第三电阻R104和第三电容C130。第三电阻
R104、第三电容C130与第一电平转换芯片的FB引脚连接的一端还电连接有第四电阻R88，第
四电阻R88的另一端接地。第一电平转换芯片的VCC引脚和第一电平转换芯片的PG引脚之间
串联有第五电阻R359。

[0067] 此处，应当指出的是，在一种可能的实现方式中，第一电平转换芯片的SS引脚处外接有电容C418，第一电平转换芯片的GND引脚接地，电容C418的另一端电连接在第一电平转
换芯片的GND引脚处。

[0068] 此处，还应当指出的是，在一种可能的实现方式中，第一电平转换芯片的VCC引脚处还外接有电容C204，且电容C204的另一端接地。

[0069] 在一种可能的实现方式中，第二电平转换芯片的VIN引脚与电源输入模块的输出端电连接，用于接收电源输入模块输出的12V电压。第二电平转换芯片的SW引脚外接第二电
感L13后输出1.1V电压，作为第二电平转换芯片的输出端。第二电平转换芯片的BST引脚和
第二电平转换芯片的SW引脚之间串联有第六电阻R365和第四电容C433。第二电平转换芯片
的CR引脚和第二电感未与第二电平转换芯片的SW引脚连接的一端电连接，且串联有第五电
容C434。

[0070] 此处，应当指出的是，在一种可能的实现方式中，第二电感L13的型号为：2.2UH‑FMDS6024‑2R2M。

[0071] 此处，还应当指出的是，在一种可能的实现方式中，第二电平转换芯片的VIN引脚和第二电平转换芯片的FREQ/MODE引脚合并后与电源输入模块的输出端电连接。且第二电
平转换芯片的VIN引脚和第二电平转换芯片的FREQ/MODE引脚之间串联有多个并联的电容
和电阻R363。第二电平转换芯片的输出端处外接有多个并联的电容，且多个并联的电容的
另一端适用于接地。

[0072] 此处，还应当指出的是，在一种可能的实现方式中，第二电感L13为由第二电平转换芯片的SW引脚连接的一端和第二电平转换芯片的FB引脚之间并联有电阻R364和电容
C426。且电阻R364、电容C426与第二电平转换芯片的FB引脚连接的一端还电连接有电阻
R361，且电阻R361的另一端接地。第二电平转换芯片的VCC引脚和第二电平转换芯片的PG引
脚之间串联有电阻R362。

[0073] 此处，还应当指出的是，在一种可能的实现方式中，第二电平转换芯片的VCC引脚处还外接有电容C424，电容C424的另一端接地。

[0074] 此处，还应当指出的是，在一种可能的实现方式中，第二电平转换芯片的SS引脚处外接有电容C423，第二电平转换芯片的GND引脚接地，电容C423的另一端电连接在第二电平
转换芯片的GND引脚处。

[0075] 在一种可能的实现方式中，第三电平转换芯片的VIN引脚与电源输入模块的输出端电连接，用于接收电源输入模块输出的12V电压。第三电平转换芯片的SW引脚外接第三电
感L3后输出0.9V电压，作为第三电平转换芯片的输出端。第三电平转换芯片的BST引脚和第
三电平转换芯片的SW引脚之间电连接有第六电容C440。

[0076] 此处，应当指出的是，在一种可能的实现方式中，第三电感L13的型号为：0.57μH‑IHLP4040DZERR56MD。

[0077] 此处，应当指出的是，在一种可能的实现方式中，第三电平转换芯片的VIN引脚处外接有多个并联设置的电容，且多个并联设置的电容的另一端接地。第三电平转换芯片的
输出端处外接有多个并联设置的电容，且此处的并联设置的电容的一端与第三电感L13电
连接，另一端接地。

[0078] 此处，还应当指出的是，在一种可能的实现方式中，第三电平转换芯片的SW引脚和第三电平转换芯片的FB引脚之间还电连接有电阻R378和电容C443，且电阻R378和电容C443
的一端与第三电感L3电连接，另一端与电阻R377电连接，电阻R377的另一端接地。

[0079] 此处，还应当指出的是，在一种可能的实现方式中，第三电平转换芯片的PGOOD引脚处外接有串联设置的电阻R379和电容C439，第三电平转换芯片的VCC引脚电连接在电阻
R379和电容C439之间。第三电平转换芯片的MODE引脚处外接有电阻R376，第三电平转换芯
片的CS引脚处外接有电阻R380。第三电平转换芯片的TPK/REF引脚外接有并联设置在电容
C441和电容C442。且电容C439、电阻R376、电阻R380、并联设置的电容C441和电容C442的另
一端、第三电平转换芯片的RGND引脚、第三电平转换芯片的AGND引脚合并后接地。

[0080] 在一种可能的实现方式中，第四电平转换芯片的VIN引脚与电源输入模块的输出端电连接，用于接收电源输入模块输出的12V电压。第四电源转换芯片的SW引脚外接第四电
感L14后输出0.8V电压，作为第四电平转换芯片的输出端。第四电平转换芯片的BST引脚和
第四电平转换芯片的SW引脚之间电连接有第七电容C456。

[0081] 此处，应当指出的是，在一种可能的实现方式中，第四电感L14的型号为：0.57μH‑IHLP4040DZERR56MD1。

[0082] 此处，还应当指出的是，在一种可能的实现方式中，第四电平转换芯片的VIN引脚处外接有多个并联设置的电容，且多个并联设置的电容的另一端接地。第四电平转换芯片
的输出端处外接有多个并联设置的电容，且此处的并联设置的电容的一端与第四电感L14
电连接，另一端接地。

[0083] 此处，还应当指出的是，在一种可能的实现方式中，第四电平转换芯片的SW引脚和第四电平转换芯片的FB引脚之间还电连接有电阻R385和电容C458，且电阻R385和电容C458
的一端与第四电感L14电连接，另一端与电阻R384电连接，电阻R384的另一端接地。

[0084] 此处，还应当指出的是，在一种可能的实现方式中，第四电平转换芯片的PGOOD引脚处外接有串联设置的电阻R381和电容C449，第四电平转换芯片的VCC引脚电连接在电阻
R381和电容C449之间。第四电平转换芯片的MODE引脚处外接有电阻R383，第四电平转换芯
片的CS引脚处外接有电阻R382。第四电平转换芯片的TPK/REF引脚外接有并联设置在电容
C455和电容C457。且电容C449、电阻R381、电阻R381、并联设置的电容C455和电容C457的另
一端、第四电平转换芯片的RGND引脚、第四电平转换芯片的AGND引脚合并后接地。

[0085] 在一种可能的实现方式中，第五电平转换芯片的VIN引脚与第一电平转换芯片的输出端电连接，用于接收第一电平转换芯片的输出端输出的3.3V电压。第五电平转换芯片
的VOUT引脚输出1.8V电压，作为第五电平转换芯片的输出端。第五电平转换芯片VOUT引脚
与第五电平转换芯片BYPASS引脚之间依次串联有并联设置有两个以上的电容和第八电容
C462。

[0086] 此处，应当指出的是，在一种可能的实现方式中，第五电平转换芯片VOUT引脚与第五电平转换芯片BYPASS引脚之间依次串联有并联设置有电容C120和电容C466。

[0087] 此处，还应当指出的是，在一种可能的实现方式中，第五电平转换芯片的VIN引脚处外接有并联设置的电容CT15和电容C162。第五电平转换芯片的GND引脚和并联设置的电
容CT15和电容C162的另一端合并后接地。

[0088] 在一种可能的实现方式中，通讯模块设置有两个，两个通讯模块均与第一电平转换芯片的输出端和处理器电连接。且通讯模块均为100G的网络接口，用于网络通信用。

[0089] 在一种可能的实现方式中，存储模块为128Mb的SPI FLASH，且通过SPI接口与处理器电连接。

[0090] 此处，应当指出的是，在一种可能的实现方式中，存储模块包括存储芯片，存储芯片的CS#引脚、WP#引脚和HOLD#引脚均与第一电平转换芯片的输出端电连接，用于接入3.3V
电压。存储芯片的SCK引脚处外接有电阻R78。存储芯片的WP#引脚和第一电平转换芯片的输
出端之间电连接有电阻R184，存储芯片的CS#引脚和第一电平转换芯片的输出端之间电连
接有电阻R72。存储芯片的VCC引脚处外接有电容C160。且存储芯片的HOLD#引脚和第一电平
转换芯片的输出端之间电连接有电阻R183，且电阻R183未与存储芯片的HOLD#引脚电连接
的一端电连接在存储芯片的VCC引脚和电容C160之间。存储芯片的SCK引脚处外接有电阻
R182。

[0091] 此处，还应当指出的是，在一种可能的实现方式中，时钟模块包括时钟发生器，其生成1路156.25M差分时钟。且时钟发生器的VCC引脚与第一电平转换芯片的输出端电连接，
用于接收3.3V电压，且时钟发生器的VCC引脚还外接有电容C282。时钟发生器的OE引脚处外
接有电阻R255，时钟发生器的OUTPUT引脚处外接有电阻R269，时钟发生器的OUTPUT‑N引脚
处外接有电阻R263。

[0092] 以上已经描述了本申请的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技
术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨
在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的
其它普通技术人员能理解本文披露的各实施例。