[0001] 本公开是关于在存储器集成电路中用于感测数据的电路配置，且特别是有关于3D非易失性存储器集成电路。

[0002] 在高密度存储器中，例如存储器，工艺、电压以及温度PVT的条件对不同装置中及个别装置内的存储器单元的效能有不同影响。此问题反映在感测电路的设计。举例而言，一些感测放大器方案涉及自被选定存储器单元产生电压，且比较电压与参考电压。自被选定存储器单元所产生的电压可随装置中及个别装置的不同部分中的PVT条件而变化。这些变化扩展感测电路所需的数据状态之间的感测边限。当感测边限高时，需要用于可靠操作的高电压感测电路。高电压感测电路可能无法与现代存储器技术兼容或难以和现代存储器技术一同实施。

[0003] 此外，参考电压中的此类变化可有助于扩展感测边限。举例而言，参考电压可使用能隙参考来产生。然而，带隙参考电路受工艺及温度变化影响，且此类变化可与存储器单元表现不同。PVT变化的此问题也有助于扩展可靠操作所需的感测边限。

[0004] 期望提供可改良高密度存储器(例如3D快闪存储器)中的感测边限的技术。

[0005] 公开内容

[0006] 描述一种用于存储器装置的技术，所述存储器装置包含数据存储器及参考存储器，且使用参考存储器来产生在数据存储器中感测数据的参考信号。参考信号可追踪数据存储器中的存储器单元的PVT条件，从而实现用于包含高密度3D快闪存储器的高密度存储器的较佳感测边限。

[0007] 描述一种存储器装置，所述存储器装置包含数据存储器及参考存储器，具有将参考存储器中的存储器单元群组的信号转换成参考信号的转换电路。施加参考信号至感测放大器以感测储存于数据存储器中的被选定存储器单元中的数据。

[0008] 数据存储器及参考存储器可包含匹配3D存储器结构，其中来自参考存储器中的存储器单元群组的信号结合可追踪数据存储器中的存储器单元的PVT特性。

[0009] 此外，描述一种存储器装置，所述存储器装置包含数据存储器及参考存储器，具有转换电路，转换电路转换来自参考存储器中的存储器单元的第一群组的信号以产生第一参考信号，且转换来自参考存储器中的存储器单元的第二群组的信号以产生第二参考信号。第一参考信号及第二参考信号中的一个基于经存取以用于读取的数据存储器中的区而进行选择，且施加至感测放大器以感测储存于数据存储器中的被选定存储器单元中的数据。

[0010] 描述参考存储器的各种实施例。在一实例中，参考存储器包括多个存储器单元，包含无源存储器单元及存储器单元的有源群组。存储器单元的有源群组连接至区域参考位线且连接至参考存储器中的参考字线。转换电路结合来自存储器单元的有源群组的区域参考位线的信号以产生参考信号。

[0011] 如本文中所描述的参考存储器可包含具有多个片层的叠层结构，每一片层包含在叠层结构的个别层中的水平字线的叠层及垂直导体的集合。存储器单元在叠层的水平字线的层具有邻近垂直导体之间的水平通道。存储器单元的群组设置于多个片层的一片层中，且用于产生如上所述的参考信号。水平字线的叠层包含用于存储器单元的群组的参考字线。参考字线驱动器将字线参考电压施加至参考字线，且将取消选择电压施加至参考存储器中的其他字线。用于群组中的存储器单元的垂直导体连接至可覆盖于叠层的区域参考位线。区域参考位线连接至转换电路以产生参考信号。

[0012] 描述的实施例中，参考存储器中的存储器单元的第一群组设置于片层的一个字线层中，且参考存储器中的存储器单元的第二群组设置于片层中的第二字线层上。描述的实施例中，参考存储器中的存储器单元的第一群组设置于片层中的一层中，且参考存储器中的存储器单元的第二群组设置于片层中的另一层中。

[0013] 转换电路的实施例可包含加总节点，来自参考存储器中的存储器单元的群组中的存储器单元的电流在所述加总节点处经加总以产生总电流。施加总电流至电流镜电路，电流镜电路镜射所述总电流，从而将所述总电流划分为参考电流的目标电流准位。可施加参考电流至电流/电压转换器以产生作为感测放大器中电压比较器的输入端的参考信号。

[0014] 在审阅接下来的附图、详细描述以及权利要求书范围之后可见本公开技术的其他实施例及优势。

[0139] 请参考图1至图24并对照本公开技术的实施例的详细描述。

[0140] 图1为包含数据存储器及参考存储器的集成电路装置的布局图。在此实例中，布局中的集成电路存储器装置具有数据存储器区，所述数据存储器区具有两个平面，平面0及平面1。各平面包括砖(例如砖111)的个别阵列。在一些实施例中，砖包括3D多层结构，所述结构的实例在下文中更详细地加以描述。

[0141] 砖以列配置，例如平面0中的列121至列128。每一平面中，砖的行称为排组(Bank)，例如平面1中的Bank  K。在此实例中，每一排组包含用于存储器冗余操作的冗余砖(redundant tile)，例如Red.砖130。在此附图中，每一砖被标注为16Mb，可知每一砖包含足以储存16M位(Megabit)的数据的存储器单元。在此实例中，各自包含64个砖的两平面提供具有容量为2G位(Gigabit)的存储器，其中每一砖包含16Mb的存储器单元。当然，可以其他的砖大小及其他的平面大小来实施。存储器装置的实施例可例如具有约数Tera位(Terabit)的容量。

[0142] 平面0与平面1之间存在第一周边区108，其包含支援存储器操作的周边电路。此外，平面0及平面1左边的第二周边区101也包含支援存储器操作的周边电路。

[0143] 如示意性说明，第一周边区108包含感测电路，所述感测电路包含连接至平面0及平面1中的个别排组的多个感测放大器(sense amplifier，SA)电路(例如SA电路103)。示出于平面0的排组上方的全域位线(global bit line，GBL)110，也称为数据位线(data bit line)，包含砖111且延伸至对应的感测放大器电路103。多个全域位线(图未示出)可实施于砖的每一排组上方，其能够感测来自被选定砖的多个并排的存储器单元。

[0144] 如图所示，多个感测放大器电路包含感测放大器电路SA(1)至感测放大器电路SA(K)，一一对应于平面0及平面1中的各排组。每一感测放大器电路可包含用于排组中的每一全域位线的一个感测放大器。

[0145] 在此布局中，第二周边区101包含耦接至输入/输出接点105的其他周边电路以及参考系统102，所述其他周边电路包含输入/输出驱动器(图未示出)。

[0146] 在一些实施例中，参考系统102包含参考存储器，所述参考存储器包括与数据存储器中的砖匹配的3D多层结构。参考系统102通过偏压存储器单元的群组来产生一或多个信号。此一或多个信号在位于第一周边区或第二周边区中的转换电路中被转换为参考信号，所述参考信号用于在数据存储器中感测数据的感测放大器电路(例如SA电路103)作为参考。从参考系统102至感测放大器电路的信号路径的电容，可与从数据存储器中的被选定砖至感测放大器电路所包含的全域位线的信号路径的电容不同。因此，补偿电容104被包含在参考信号的信号路径上。在一个实施例中，为了电容匹配的目的，补偿电容104可包含虚拟全域位线，所述虚拟全域位线的结构与全域位线的结构匹配。在包含用于给定平面的感测放大器中的一些或全部的感测放大器的群组共享参考电流产生器的实施例中，可共享补偿电容104，且可针对补偿电容104设置一个虚拟全域位线于给定平面中。在存在用于每一排组及每一感测放大器的个别参考电流产生器的另一实施例中，补偿电容104可个别用于每一排组，且每一排组可存在一个虚拟全域位线。用于电容匹配的适当尺寸的其他电容结构可节省面积，包含MOS电容(具有在一个节点处连接在一起的源极及漏极以及形成另一节点以形成电容端子的栅极的MOS晶体管结构)、金属绝缘体金属MIM电容(包含形成于由层间介电质或金属间介电质分离的图案化导体层中的端子)以及各种类型的结电容。在一个实例中，补偿电容104可包括具有相对薄的栅极介电质的MOS电容，从而实现节省大体上的面积。

[0147] 本文中描述技术的实施例，可参考具有如图1所示布局的集成电路存储器。当然，可利用适合特定实施例的其他布局配置。

[0148] 感测电路可通过比较参考单元电流与目标单元电流来区分数据存储器中的高/低阈值电压状态。参考存储器中的多个存储器单元可通过转换电路连接在一起，例如通过将区域参考位线一起连接在共同参考位线，以平均噪声并改善感测边限。参考存储器中的多个存储器单元可经配置以用于一起编程、擦除及读取。阈值微调方案可用于将参考存储器中的存储器单元编程为在高于目标感测电流因子的程度上接近参考单元，且接着其可使用将PVT条件保存在参考存储器中的电流镜电路或其他转换电路而经减小所述因子。此外，参考存储器可在数据存储器的读取期间使用较小字线(word line，WL)偏压(例如，5.5V)，但与阵列相同的全域位线偏压(例如，1.8V)。

[0149] 对于参考存储器，用于工艺均一性的小阵列面积(X/Y：20微米至30微米)可被用于实施微型阵列，所述微型阵列使用相同的工艺技术以形成数据存储器。

[0150] 参考系统可位于存储器装置上的周边区处，从而保持数据存储器的阵列均一性。另一方面，用于数据存储器中的存储器单元的电容负载可比用于参考存储器的存储器单元的电容负载大许多。为了平衡参考信号路径与数据信号路径之间的电容负载，可将类似电容负载(例如，MOS电容或MIM电容)添加至参考信号路径。

[0151] 可引入超过一个参考信号以覆盖偏离的单元(例如，边缘WL单元)。此外，为了获得感测边限，可对不同群组中不同数量的单元进行加总，或对不同群组采用不同的参考电压VREF。

[0152] 图1为存储器的实例，当中包含的数据存储器包括存储器单元的3D配置，存储器单元包含一或多个数据存储器排组。每一数据存储器排组包含全域位线的相异集合，全域位线的相异集合具有至少一个成员及多个相异砖。每一数据存储器排组的多个相异砖中的每一相异砖包含耦接至相异砖的存储器单元的多个区域位线及多个字线，且位线晶体管经配置以将相异砖的多个区域位线连接至用于数据存储器排组的全域位线的相异集合中的对应全域位线。存储器也包含参考存储器，其包括存储器单元的3D配置。参考存储器包含耦接至参考存储器的存储器单元的多个区域参考位线及多个字线，且位线晶体管经配置以将多个区域参考位线连接至用于参考存储器的参考位线。存储器包含将参考位线的信号转换成参考信号的转换电路。图1所示的存储器包含感测放大器的一或多个相异集合。每一相异集合耦接至一或多个数据存储器排组的对应数据存储器排组的全域位线的相异集合且耦接至转换电路，以响应于全域位线的相异集合上的存储器阵列信号与参考信号的比较而感测储存于对应数据存储器排组中的被选定存储器单元中的数据。

[0153] 图2为由包含数据存储器的存储器单元的3D多层结构实施的砖的实例的平面图，所述砖可用于如图1的装置。砖包含叠层结构230及位线晶体管结构220。

[0154] 在此实施例中，叠层结构230包括片层210A至片层210I多个片层。每一片层包含叠层的个别层中的水平字线(例如用于片层210A的211、212、213、214)的集合。为简化附图，仅示出四层。在此实施例中，每一片层包含延伸穿过叠层结构中的片层的水平字线的多个导柱(例如219)。

[0155] 每一导柱包括绝缘填充物，所述绝缘填充物具有经配置为区域源极线的垂直导体219S及经配置为区域位线的垂直导体219B。虽然图未示出，但半导体通道材料包围导柱的绝缘填充物以在经配置为区域位线的垂直导体与经配置为区域源极线的垂直导体之间延伸的水平字线的层提供用于存储器单元的通道。导柱的展开图示出于图3至图5中。如图2所示的3D存储器的描述经提供于2021年2月8日提交的名称为弯曲通道存储器装置(CURVED CHANNEL MEMORY DEVICE)的共同拥有的美国专利申请第17/170,542号中，所述美国专利申请如同本文中所完全阐述一般以引用的方式并入。

[0156] 每一片层包含经配置以用于区域位线的垂直导体的集合及经配置以用于区域源极线的垂直导体的集合。在此实例中，每一片层包含导柱的两个偏移列。覆盖于图案化导体层中的叠层结构的为多个区域位线及源极线导体231(在图中仅展示每一片层中的导柱的子集上方，但区域位线及源极线导体覆盖于用作存储器的所有导柱)。集合中的区域位线导体231延伸至位线晶体管结构220，其中其经由位线选择晶体管连接至全域位线，所述全域位线覆盖于如上文所论述的排组中的所有砖。在此配置中，在砖的每一片层中，区域位线导体连接至经配置为区域位线导体的一个垂直导体。同样地，集合中的源极线导体231经由源极选择晶体管(图未示出)连接至源极侧偏压电路。

[0157] 在此实例中，水平字线在叠层结构的每一侧上的阶梯结构中经由接点(例如接点215至接点218)连接至对应字线驱动器。

[0158] 图3为如图2所示的片层的叠层结构中的四个导柱330、导柱331、导柱332、导柱333的展开图。叠层中的水平字线(WL)311环绕导柱330至导柱333。导柱330至导柱333各自包括由半导体通道材料(例如323)填充的绝缘填充物。数据储存结构(例如322)环绕半导体通道材料。数据储存结构可为包含多个介电质的介电电荷捕获结构，所述介电电荷捕获结构包含经配置为隧穿层的一或多个层、经配置为电荷捕获层的一或多个层以及经配置为阻挡层的一或多个层。

[0159] 图4为如图3所示的线A‑A′上截取的横截面。图5为如图3所示的线B‑B′上截取的横截面。

[0160] 在图4中，设置水平字线311于字线层WL5。导柱333包含具有接触半导体通道材料323(图未示出)的垂直导体320、垂直导体321的绝缘核心以形成用于每一字线层的存储器单元的源极/漏极端子。在图5中，横截面并不跨越垂直导体。其示出由半导体通道材料323包围的绝缘填充物。此外，数据储存结构322设置于半导体通道材料与字线之间。

[0161] 图6为如图2所示的3D存储器结构中部分存储器结构的电路示意图，展示两个片层及两个字线层的一部分。经配置为区域源极线(例如650)及区域位线(例如651)的垂直导体垂直地延伸穿过叠层结构。存储器单元(例如660)在经配置为区域源极线的垂直导体与经配置为区域位线的垂直导体之间延伸。标示“y”的第一片层包含字线WL(y，z)及字线WL(y，z+1)。标示“y+1”的第二片层包含字线WL(y+1，z)及字线WL(y+1，z+1)，其中字线层由标示“z”来表示，且砖中的片层位置由标示“y”来表示。沿着片层中的列的个别区域位线的位置在XYZ坐标中将由标示“x”来表示。在此实例中，在两个片层中的每一个中，针对单元的两个叠层说明在x＝1的情况下的区域位线LBL(1)、在x＝2的情况下的区域位线LBL(2)，以及区域源极线LSL(1)及区域源极线LSL(2)。

[0162] 图7提供片层701的透视示意图。片层701包含水平字线702的叠层。经配置为区域位线(例如721)的导体的集合及经配置为区域源极线(例如741)的导体的集合被设置于此片层701上方，并且连接至对应垂直导体。区域源极线的集合连接至源极线晶体管740以将区域源极线连接至源极侧偏压电路，所述源极侧偏压电路由接地符号745表示，且可包含共同源极线。在一些实施例中，源极侧偏压电路可提供除接地以外的电压。区域位线的集合连接至位线晶体管720的集合。在此实例中，位线晶体管720的集合通过中间导体760将区域位线连接至对应全域位线780。片层中的不同区域位线可取决于操作而在不同层经偏压，且借此连接至独立全域位线。在一些实施例中，多个区域位线共享单一全域位线，且由于位线晶体管上的行译码而一次一个地连接至对应区域位线。

[0163] 图3至图7的实施例可实施NOR结构快闪存储器装置及AND结构快闪存储器装置，针对存储器单元的每一叠层具有分开的区域源极线及区域位线。或者，实施例可包含虚拟接地NOR结构存储器装置及虚拟AND结构存储器装置，其中垂直导体可被共享于存储器单元的邻近叠层之间，且经配置以作为区域位线(或参考存储器中的区域参考位线)及区域源极线(或参考存储器中的区域参考源极线)两者用于操作。虚拟接地NOR结构及虚拟AND结构的描述经提供于本公开发明人等共同拥有的2021年2月08日提交的名称为弯曲通道3D存储器装置(CURVED CHANNEL 3D MEMORY DEVICE)的美国专利申请第17/170,542号(MXIC 2314‑1)及2021年4月14日提交的名称为3D虚拟接地存储器及其制造方法(3D VIRTUAL GROUND MEMORY AND MANUFACTURING METHODS FOR SAME)的美国专利申请第17/230,114号(MXIC 2318‑1)中，所述美国专利申请如同本文中所完全阐述一般以引用的方式并入。

[0164] 本文中描述存储器的实施例，包含存储器集成电路，其包括配置于排组中的多个砖及配置于平面中的排组。数据存储器中的每一相异砖包括：多个片层、多个垂直导体、数据储存结构以及半导体通道材料。多个片层中的每一片层包括绝缘体材料及字线材料的交替层的叠层，字线材料的层经配置为多个字线中的字线。多个垂直导体被穿过叠层设置的绝缘导柱分离，经配置为多个区域位线中的区域位线。数据储存结构在绝缘导柱与字线材料的层的交叉点处设置于字线材料的层的内表面上。半导体通道材料在绝缘导柱与字线材料的层的交叉点处位于绝缘导柱与数据储存结构之间，半导体通道材料在邻近垂直导体中的源极/漏极端子之间形成存储器单元的导电路径。此外，存储器包含：参考阵列、多个垂直导体、数据储存结构以及半导体通道材料。参考阵列包括多个参考片层，且多个参考片层中的每一参考片层包括绝缘体材料及字线材料的交替层的叠层，字线材料的层经配置为多个参考字线中的参考字线。多个垂直导体由穿过叠层设置的绝缘导柱分离，经配置为多个区域参考位线。数据储存结构在绝缘导柱与字线材料的层的交叉点处设置于字线材料的层的内表面上。半导体通道材料在绝缘导柱与字线材料的层的交叉点处位于绝缘导柱与数据储存结构之间，半导体通道材料在邻近垂直导体中的源极/漏极端子之间形成存储器单元的导电路径。

[0165] 本文中描述存储器的实施例，其包含存储器集成电路，其包括配置于排组中的多个砖及配置于平面中的排组。数据存储器中的每一相异砖包括多个片层，且多个片层中的每一片层包括绝缘体材料及字线材料的交替层与穿过交替层的多个垂直导柱的叠层，字线材料的层中的一些或全部经配置为多个字线中的字线；其中多个垂直导柱中的每一垂直导柱包含第一垂直导体、第二导电柱、多个导柱中的第一垂直导体、多个垂直导柱中的第二垂直导体、数据储存结构以及半导体通道材料。第二导电柱通过绝缘体与第一导电柱分离。多个导柱中的第一垂直导体经配置为多个区域参考位线中的区域位线。多个垂直导柱中的第二垂直导体经配置为区域源极线。数据储存结构在垂直导柱与字线材料的层的交叉点处设置于字线材料的层的内表面上。半导体通道材料在垂直导柱与字线材料的层的交叉点处位于绝缘体与数据储存结构之间，半导体通道材料在垂直导柱中的第一垂直导体及第二垂直导体中的源极/漏极端子之间形成存储器单元的导电路径。参考阵列也包括多个参考片层，且多个参考片层中的每一参考片层包括绝缘体材料及字线材料的交替层与穿过交替层的多个垂直导柱的叠层，字线材料的层中的一或多个经配置为多个参考字线中的参考字线；其中多个垂直导柱中的每一垂直导柱包含第一垂直导体、第二导电柱、多个导柱中的第一垂直导体、多个垂直导柱中的第二垂直导体、数据储存结构以及半导体通道材料；第二导电柱通过绝缘体与第一导电柱分离；多个导柱中的第一垂直导体经配置为多个区域参考位线中的区域参考位线；多个垂直导柱中的第二垂直导体经配置为区域源极线；数据储存结构在垂直导柱与字线材料的层的交叉点处设置于字线材料的层的内表面上；半导体通道材料在垂直导柱与字线材料的层的交叉点处位于绝缘体与数据储存结构之间，半导体通道材料在垂直导柱中的第一垂直导体及第二垂直导体中的源极/漏极端子之间形成存储器单元的导电路径。

[0166] 图8为区域位线830的3D配置，且不同图案化导体层中的砖的叠层结构801上方的全域位线880。在此图中，设置区域位线830在覆盖于叠层结构的图案化导体层中。设置全域位线880在覆盖于区域位线830的图案化导体层中。全域位线880在x方向上的间距可具有比区域位线更大的间距。因此，举例而言，四个区域位线830的群组可共享单一全域位线。位线晶体管操作以自区域位线的群组选择用于特定经寻址单元的当前区域位线。垂直导体(图未示出)穿过叠层结构设置且连接至如上文所论述的对应区域位线830。区域位线830延伸至邻近于砖中的叠层结构的区且通过插销855或其他层间连接件连接至基板上的位线晶体管820。位线晶体管通过插销860或其他层间连接件将被选定砖的区域位线连接至全域位线(例如GBL 880)。全域位线880延伸跨越砖至用于排组的周边电路区810中的感测放大器，且经由插销881或其他层间连接件结构连接。此实例中的字线译码器811使用例如在阵列下CMOS的技术来设置于叠层结构之下。

[0167] 图9为包含数据存储器900及参考存储器950的存储器装置(例如图1的存储器装置)的电路示意图。数据存储器900以图6的示意图示出。数据存储器900包含源极线晶体管(source line select transistor，SLT)940，其将区域源极线连接至共同源极线(common source line，CSL)942。此外，数据存储器900包含位线晶体管930，其将区域位线(例如913)的被选定者连接至全域位线(global bit line，GBL)932。位线晶体管930被“勾勾”标记的被选定区域位线译码，未被选定区域位线“X”的标记是为了一次选择一个区域位线。示出用于被选定存储器单元910的读取操作的偏压配置。被选定存储器单元910设置于水平字线911上及区域位线913上，所述区域位线913通过垂直导体912连接至被选定存储器单元910。
在此实施例中，源极线晶体管940也被译码，从而选择区域源极线915，同时不连接其他区域源极线。字线951接收偏压电压VREAD，连接至共同源极线942的区域源极线915接收0V的参考电压，且区域位线913经由位线晶体管930连接至全域位线932，全域位线932在感测电路
999中被经偏压于位线读取电压。

[0168] 参考存储器950具有相同的示意性结构。参考存储器950包含源极线晶体管(source line select transistor，SLT)990，其将区域参考源极线连接至共同参考源极线992。此外，参考存储器950包含位线晶体管(bit line transistor，BLT)980，其将区域参考位线(例如953)的被选定者连接至参考位线(reference bit line，RBL)982。

[0169] 参考存储器经配置以使得其PVT特性与数据存储器的PVT特性匹配。因此，参考存储器可具有与数据存储器相同的三维配置，且可使用相同制造工艺来制造。在一些实施例中，参考存储器中的存储器单元具有与数据存储器中的存储器单元相同的尺寸。在一些实施例中，参考存储器中的存储器单元使用与数据存储器中的存储器单元相同的制造工艺来制造，且具有与数据存储器中的存储器单元相同的尺寸。

[0170] 在此实例中，参考存储器950偏压以选择存储器单元群组，存储器单元群组用以通过感测电路983于线998上产生参考信号。在读取操作中，水平字线951接收参考电压VREF，参考电压VREF可不同于施加至数据存储器的读取电压VREAD。相同片层中的未被选定字线及未被选定片层中的未被选定字线可被偏压至共同取消选择电压，例如接地。

[0171] 在区域参考位线(例如953)上的存储器单元960、存储器单元961、存储器单元962、存储器单元963耦接至位线晶体管980，所述位线晶体管980均接通以将用于群组中的所有存储器单元960至存储器单元963的区域参考位线的群组耦接至共同参考位线982。此外，存储器单元960、存储器单元961、存储器单元962、存储器单元963的区域参考源极线耦接至源极线晶体管990，所述源极线晶体管990均接通以将区域参考源极线的群组耦接至共同参考源极线(common source line，CSL)992。在读取操作期间，共同参考位线982及共同参考源极线992可被偏压于与数据存储器中的全域位线相同的电压。在此实施例中，区域参考位线的电流在位线晶体管980的加总节点处被加总，且施加参考位线982，参考位线982连接至转换电路983的其他部分。此加总节点可视为转换电路的部分。加总后的电流在转换电路983中被转换为线998上的参考信号，并施加至感测电路999。线998上的参考信号可在感测电路中与全域位线932上的信号进行比较以指示储存于数据存储器900中的被选定存储器单元中的数据。

[0172] 在参考存储器950的未被选定片层中，垂直导体可断开与区域参考位线的连接，如于标示处970所示，断开存储器单元971与区域参考位线953的连接。此对于区域参考位线以下的垂直导体可通过省略叠层结构中的垂直导体与区域位线设置于其中的覆盖图案化金属层之间的垂直连接来静态地实现。此外，此可通过从叠层结构省略区域参考位线来实现，叠层结构不包含待利用的存储器单元的群组。

[0173] 在此实例中，在参考存储器的静态被选定片层的静态被选定层中的四个存储器单元群组被利用以产生用于存储器阵列中的任何存储器单元的参考信号。群组中的存储器单元的数量可在改变以适应特定实施例，但可发现四个存储器单元群组对于参考信号能提供良好特性，以用于感测3D配置中的所有或大部分数据存储器上的存储器单元。

[0174] 图10A为参考存储器的存储器单元的实例3D配置的平面图，参考存储器可用于利用如图1的装置中的砖(如图2的砖)。图10B为如图10A的参考存储器结构(如图10A的参考存储器结构)的3D配置的透视图。参考存储器包含此实例中的包含三个片层1010、片层1020、片层1030的叠层结构，及位线晶体管结构1080。如图10B的参考存储器结构可如上文相对于图8所示而配置。此外，包含源极线晶体管结构。源极线晶体管结构可设置于与位线晶体管结构1080相同的侧上，或如所示的相对侧上。

[0175] 每一片层1010、片层1020、片层1030包含水平字线的叠层。例如片层1020包含四个对应字线层中的水平字线1001、水平字线1002、水平字线1003、水平字线1004。字线层的数量可与数据存储器中实施的字线层的数量相同。

[0176] 每一片层1010、片层1020、片层1030包含延伸穿过片层的叠层结构的多个导柱(例如导柱1011)。如图2的结构中，每一导柱包括经配置为区域源极线的垂直导体及经配置为区域位线的垂直导体。半导体通道材料包围导柱的绝缘填充物以在水平字线的层提供用于存储器单元的通道，且在经配置为区域位线的垂直导体与经配置为区域源极线的垂直导体之间延伸。参考存储器可以与如上文所论述的数据存储器相同的方式实施。

[0177] 如在数据存储器中，每一片层包含导柱的两个偏移列。覆盖于图案导体层中的叠层结构的为多个区域参考位线(例如1055)及区域参考源极线(例如1056)。区域参考位线延伸至位线晶体管结构1040以用于连接至如上文所论述的转换电路。区域参考源极线延伸至源极线晶体管结构1041，以用于连接至可包含共同源极线的源极侧偏压电路。

[0178] 在参考存储器中，利用存储器单元群组1050产生参考信号。在此实例中，设置存储器单元群组1050于水平字线1002上的片层1020中。结合存储器单元群组1050以用来产生参考信号，且可以是静态被选定群组，当选择群组作为参考单元时，所述静态被选定群组自动地被偏压。可通过利用其接点将未被选定字线连接至取消选择偏压电压(例如接地)来静态地选择群组。在此实例中，片层1020中的接点1021、接点1022、接点1024(以及可选的接点1028、接点1026、接点1025)连接至取消选择偏压电压。接点1027(以及可选的接点1023)连接至参考字线电压驱动器以在用于数据存储器的读取操作期间接收电压VREF。

[0179] 通过存储器单元的电流流动经示出于图10A中。群组1050的参考存储器单元的电流流动1058沿着区域参考位线1055流动至经配置以用于区域位线的垂直导体，至字线1002的层的存储器单元，跨越存储器单元，至经配置为区域源极线的垂直导体，并直至区域参考源极线1056。此电流沿着区域参考源极线1056流动至源极线晶体管结构1041。在此情况下，在群组1050中存在四个导柱，且来自字线1002的层上的四个存储器单元的电流在如上所述的位线结构中加总。

[0180] 在此实例的未被选定片层1010及未被选定片层1030中，省略导柱中的垂直导体与覆盖区域参考源极线及区域参考位线之间的垂直连接件。同样地，施加用于被选定片层1020的偏压电压的字线驱动器电路可断开与片层1030中接点1031至接点1034以及接点
1035至接点1038的连接，且可断开与片层1010中的接点1011至接点1014以及接点1015至接点1018的连接。也可使用用来断开未被选定片层连接的其他技术。

[0181] 在此实例中，在参考存储器叠层结构中存在三个片层。第一片层及第三片层为断开与用于产生参考信号的电路连接的虚拟片层。设置片层1020(有源片层)于第一片层与第三片层之间。通过设置在虚拟片层之间的有源片层1020，有源片层的PVT特性可在较大条件范围内与数据存储器的PVT特性匹配。

[0182] 在一些实施例中，在参考存储器叠层结构中可存在大于三个片层。举例而言，在一些实施例中，可存在五个片层。

[0183] 在图10B中，区域参考位线1052被设置于覆盖于叠层结构的图案化导体层中。参考位线1080被设置于覆盖于区域参考位线1052的图案化导体层中。位线晶体管操作以将用于存储器单元的群组的区域参考位线1052的群组连接至参考位线1080。垂直导体(图未示出)穿过叠层结构设置且连接至如上文所论述的对应区域参考位线1052区域参考位线1052延伸至邻近于叠层结构1001的区且通过插销1065或其他层间连接件连接至基板上的位线晶体管1072。位线晶体管1072通过插销1060或其他层间连接件将区域参考位线连接至转换电路的参考位线1080。参考位线1080延伸跨越此实例中的叠层结构至包含转换电路的其他组件的装置上的区。此区可邻近于用于数据存储器的感测放大器电路。此外，参考位线1080经由插销1066连接至基板上的参考存储器周边电路1090，所述参考存储器周边电路1090包含用于编程操作及编程验证操作的控制电路及偏压电路，编程操作及编程验证操作用于设置参考存储器中的存储器单元的阈值状态，且被使用于数据存储器的读取操作期间。在一些实施例中，用于参考存储器的阈值电压微调操作可受制造工厂中的晶圆分选工具控制。控制及偏压电路可执行下文参考图24所描述的工艺，以设置及微调参考存储器中的存储器单元的阈值电压。

[0184] 用于参考存储器的字线驱动器(XDEC)1071中的一些或全部可使用例如阵列下CMOS的技术来设置于叠层结构之下。

[0185] 在图10B的实施例中，相对于位线晶体管及字线驱动器的配置，参考存储器叠层结构与数据存储器中的砖的结构匹配。在一些实施例中，可使用用于这些组件的其他配置。

[0186] 图11为用于参考存储器的参考叠层中的片层的透视图。片层包含位于相对侧的阶梯接点结构1102及阶梯接点结构1104以及导柱区1100。针对此附图的目的，水平字线未示出于导柱区中。片层包含配置于如参考图10A所描述的两个偏移列中的多个导柱(例如导柱1120)。被选定字线1130的层的导柱1110、导柱1111、导柱1112、导柱1113上的存储器单元(在位置1150中)的群组经配置以用于产生参考信号。导柱1110、导柱1111、导柱1112、导柱
1113连接至个别区域参考位线LRBL，而片层中的其他导柱不连接至此实例中的区域参考位线。区域参考源极线未示出于图中。

[0187] 被选定字线1130连接至施加电压VREF的字线驱动器或其他偏压电路。未被选定字线(例如1135)连接至施加取消选择电压(例如接地)的字线驱动器或其他偏压电路。在此实例中，除了被选定字线1130外的所有字线为未被选定字线，同时使用被选定字线的单元的群组来产生参考信号。

[0188] 图12为参考存储器(图10A及图11的参考存储器)的电路示意图。参考存储器包含有源片层1220及被设置于有源片层1220的相对侧上的两个浮接片层1221及浮接片层1222。每一片层包含x‑z平面中的存储器单元的阵列，其中x为字线方向且z为垂直方向。浮接片层不连接至此示意图中的区域参考位线或区域参考源极线。在一些实施例中，浮接片层可被水平字线的取消选择电压偏压。

[0189] 参考字线驱动器1250将参考电压VREF施加至有源片层1220的被选定字线1251。取消选择驱动器1251将取消选择电压施加至有源片层1220的未被选定字线(例如1252)。参考存储器的区域参考位线及区域参考源极线于1258标示处连接至有源片层1220中的对应垂直导体。浮接片层或无源片层不连接至区域参考位线及区域参考源极线。在此实例中，用于产生参考信号的包含存储器单元1271的存储器单元群组包含四个单元，且因此存在四个区域参考位线及四个区域参考源极线。区域参考位线连接至参考位线晶体管RBLT(X4)1261，所述参考位线晶体管RBLT(X4)1261将其一起连接至转换电路1280中的全域参考位线1265，所述转换电路1280响应于被选定群组的区域参考位线的结合电流而产生参考信号。区域参考源极线连接至参考源极线晶体管RSLT(X4)1262，所述参考源极线晶体管RSLT(X4)1262将其一起连接至全域参考共同源极线1263。

[0190] 在线1268上的转换电路1280的输出端上施加参考信号至感测放大器1285。

[0191] 图13为包含数据存储器的存储器装置(例如包含砖的片层1300)及位线晶体管1301，片层1300及位线晶体管1301将被选定区域位线(图未示出)连接至全域位线1302。全域位线连接至电流/电压转换器1361以在电压比较器1362的输入端上的节点1369处产生电压VD。电流/电压转换器1361可被实施于包含例如电阻或晶体管的各种电路中。电压VD表示读取操作期间在来自被选定存储器单元的全域位线中的电流，从而储存于被选定存储器单元中的数据。

[0192] 此外，存储器装置包含参考存储器，例如参考砖1310。参考砖包含参考单元的群组的有源片层1312及在有源片层1312的相对侧上的无源片层1311及无源片层1313。无源片层为浮接的，或在取消选择状态中被偏压。参考砖1310包含参考位线晶体管1314，所述参考位线晶体管1314连接区域参考位线至转换电路1350中的加总节点1315。

[0193] 转换电路1350包含电流镜电路，所述电流镜电路将来自有源片层1312中的存储器单元群组的电流总和(M*Iref)转换为参考电流Iref。上述电流镜电路包含一或多个具有相对有效通道宽度M＝4的PMOS晶体管1351。晶体管1351的漏极连接至加总节点1315。晶体管1351的源极连接至VDD(图未示出)。晶体管1351的栅极连接至其漏极。上述的电流镜电路包含一或多个具有相对有效通道宽度M＝1的PMOS晶体管1352。晶体管1352的漏极连接至NMOS晶体管1353的漏极。晶体管1352的源极连接至VDD(图未示出)。晶体管1352的栅极连接至晶体管1351的栅极。晶体管1353具有连接至接地的源极及连接至其漏极的栅极。综上所述，晶体管1352及晶体管1353镜射晶体管1351中的电流，所述电流通过晶体管1351及晶体管1352的相对有效晶体管宽度的比率在量值上进行划分。

[0194] NMOS晶体管1353的栅极被用作为电流镜栅极参考，在NMOS晶体管1354的栅极处提供电压Vm以产生参考电流IREF 1355。开关1370被设置于如所示的晶体管1353与晶体管1354之间以连接及断开连接参考砖1310。

[0195] 在此实施例中，施加参考电流IREF于电流/电压转换器1361，从而在电压比较器1362的输入端上节点1368处产生参考信号VR。电流/电压转换器1361被实施在包含例如电阻器或晶体管的各种电路中。来自存储器单元群组的参考信号由此电路中的电压Vm、参考电流IREF以及电压VR实施。

[0196] 自数据存储器至比较器的数据路径的电容可大大不同于自参考存储器至比较器的信号路径的电容。在此实施例中，设置电容器1356于自参考存储器至比较器1362的信号路径中。电容器1356可如上文参考图1的补偿电容104所描述来实施。在一个实例中，电容器1356为MOS电容器，包含其源极及漏极连接在一起作为一个端子且其栅极作为另一端子的MOS晶体管。或者，可使用金属‑绝缘体‑金属MIM电容器或其他电容器结构。在一些实施例中，电容器1356可包括虚拟全域位线。在一些实施例中，电容器1356可包括与微调电容器结合的虚拟全域位线。电容器1356具有电容，所述电容补偿参考信号路径及数据信号路径上的不同电容。

[0197] 比较器1362的输出为数据信号，所述数据信号被施加至数据路径电路，所述数据路径电路在此简化实例中包含输出缓冲器1363，所述输出缓冲器1363连接至存储器装置的输入/输出接点1365。

[0198] 图14示出一实施例，其中参考存储器被用以产生电流镜参考电压Vm，电流镜参考电压Vm分布至多个感测放大器，例如用于如图1的布局中的存储器单元的排组或用于平面或用于多个平面的感测电路中的所有感测放大器。

[0199] 在图14中，参考系统的模块1401包含来自参考存储器的存储器单元群组1402，群组1402耦接至加总节点及电流镜电路1403。参考图13所示，电流镜电路1403如参考图13所论述而产生输出电压Vm。开关1404可被设置于电路中以使此模块1401与感测电路连接或断开连接。

[0200] 在信号线1410上施加电压Vm至多个感测模块1420、感测模块1421、感测模块1422、感测模块1423。此实施例中的感测放大器可均具有相同实施方案。因此，以感测模块1420作为说明，感测模块1420包含连接至信号线1410及晶体管1432的栅极的电容器1431。电容器1431可操作以稳定信号线1410上的电压Vm。晶体管1432镜射来自模块1401的电流IREF以产生感测模块1420中线1433上的电流IREF。用以补偿参考存储器与数据存储器之间的负载的差的负载平衡电容器1434连接至线1433。线1433连接至电流/电压转换器1435，电流/电压转换器1435施加电压VR作为至比较器1436的输入端。感测模块1420连接至全域位线1440(例如GLB_1)。全域位线1440连接至电流/电压转换器1441，电流/电压转换器1441施加电压VD至比较器1436的输入端。比较器1436的输出为连接至输出缓冲器1461的线1450上的数据信号。输出缓冲器1461于集成电路存储器装置的I/O接点1462上驱动数据信号。

[0201] 感测模块1421产生线1451上的数据信号。感测模块1422产生线1452上的数据信号。感测模块1423产生线1453上的数据信号。线1451、线1452、线1453电连接至输出缓冲器1461。

[0202] 在图13及图14的实施例中，参考存储器中的存储器单元的单一群组用于产生参考信号，所述参考信号可经施加以用于感测数据存储器中的任何存储器单元。

[0203] 在包含存储器(如上文所描述的存储器)的一些高密度存储器中，数据存储器的不同部分中的存储器单元的PVT条件可不同。本文中所描述的参考系统的实施例可设计成补偿这些差异。

[0204] 举例而言，图15A为阵列的核心中的存储器单元的数据存储器中的读取操作情况A，其中阵列的核心包含叠层的中间层上的存储器单元。经由字线WL(2)至字线WL(j‑1)上的中间层存储器单元的读取可视为读取情况A，其被寻址到字线WL(1)上的叠层的底层的存储器单元。图15B为阵列的顶层在字线WL(j)上存储器单元的数据存储器中的读取操作情况B。情况A的PVT条件可显著不同于情况B的PVT条件。因此，待用于感测两种情况中的存储器单元的参考电压可如本文中所描述而经微调。

[0205] 一种微调参考电压的方式为限定用于产生参考电压的参考存储器中的存储器单元的群组。因此，图16A为可结合使用以产生情况A的参考信号的参考存储器中的存储器单元群组。在图16A中，存储器单元群组包含连接在接收参考电压VREF_A的共同字线的四个成员，以产生四个区域参考位线的电流IREF_A。四个区域参考位线经结合在转换电路中的如上文所描述的加总节点中以产生用于情况A的参考电压VREF_A。

[0206] 图16B为可结合使用以产生情况B的参考信号的参考存储器中的存储器单元的群组。在图16B中，存储器单元群组包含在参考存储器中的顶层连接至字线的六个成员，所述字线接收参考电压VREF_B以产生六个区域参考位线的电流IREF_B。六个区域参考位线经结合在转换电路中的如上文所描述的加总节点中以产生用于情况B的参考电压VREF_B。

[0207] 情况B下的电路可包含电流镜电路，所述电流镜电路将来自参考存储器的结合电流划分为六个，从而反映存储器单元群组中的六个存储器单元的使用。在一些实施例中，在相同或不同区域参考位线，用于情况A的存储器单元群组设置于参考存储器的一个片层中，且用于情况B的存储器单群组设置于参考存储器的不同片层中。在其他实施例中，用于情况A及用于情况B的存储器单元的群组可设置于相同或不同区域参考位线的参考存储器的相同片层中。

[0208] 在大的高密度存储器中可存在超过两种情况。举例而言图17A、图17B以及图17C为具有三种情况的实施例。示于图17A中的情况A包含对字线的叠层的底处的边缘字线WL(1)的存取。示于图17B中的情况B包含对中间层字线WL(2)至中间层字线WL(j‑1)的存取。示于图17C中的情况C包含对字线的叠层的顶处的边缘字线WL(j)的存取。参考系统可包含具有存储器单元的三个不同群组的参考存储器，每一群组用于情况A、情况B以及情况C中的一个。

[0209] 图18A及图18B为另一实施例，其中对数据存储器的存取分组成两种情况。图18A示出情况A，其中对叠层的底处的边缘字线WL(1)及对叠层的顶处的边缘字线WL(j)的存取均对应于情况A。图18B示出情况B，其中对字线层的中间字线WL(2)至中间字线WL(j‑1)的存取视为情况B。

[0210] 图19为用于表示情况A、情况B以及表示C的一个实施例的参考存储器中的片层的透视图。片层包含位于相对侧上的阶梯接点结构1902、阶梯接点结构1904以及导柱区1900。针对此附图的目的，水平字线未示出于导柱区中。片层包含配置于如参考图10A所描述的两个偏移列中的多个导柱。三个相异的被选定字线WL(A)1930A、被选定字线WL(B)1930B以及被选定字线WL(C)1930C的层的导柱1910、导柱1911、导柱1912、导柱1913上的存储器单元(在位置1950A、位置1950B以及位置1950C中)的三个群组经配置以产生针对个别情况的参考信号。导柱1910、导柱1911、导柱1912、导柱1913连接至个别区域参考位线LRBL，而片层中的其他导柱不连接至此实例中的区域参考位线。区域参考源极线未示出于此图中。

[0211] 被选定字线1930A、被选定字线1930B以及被选定字线1930C连接至施加电压VREF_A、电压VREF_B以及电压VREF_C到对应字线的字线驱动器或其他偏压电路。未被选定字线(例如1935)连接至施加取消选择电压(例如接地)的字线驱动器或其他偏压电路。

[0212] 图20为用于辅助说明情况A、情况B以及情况C的实施例的参考存储器中的两个有源片层的透视图。在例如图20的实施例中使用超过一个以上的有源片层，有源片层可被分离自如上所述的参考存储器叠层结构中的无源片层。在其他实施例中，所示出的两个有源片层可为邻近的片层。在有源片层之间也可存在一或多个无源片层。此外，在一些实施例中，有源片层可被设置于分离的参考存储器叠层结构中。

[0213] 示于图20中的有源片层各自包含相对末端上的阶梯接点结构(例如2002及2004)以及个别导柱区2000及导柱区2001。针对此附图的目的，水平字线未示出于导柱区中。片层各自包含配置于如参考图10A所描述的两个偏移列中的多个导柱。叠层的底部中的被选定字线2030A的层的导柱2010、导柱2020、导柱2012、导柱2013上的第一片层的导柱区2000中的位置2050A中的存储器单元的第一群组经配置用以产生用于情况A的参考信号导柱2010、导柱2011、导柱2012、导柱2013连接至LBRL群组(A)的个别区域参考位线LRBL，而第一片层中的其他导柱不连接至此实例中的区域参考位线。区域参考源极线未示出于此图中。

[0214] 在两个相异的被选定字线2030B及被选定字线2030C的层上的导柱2020、导柱2021、导柱2022、导柱2023上，第二片层的导柱区2001中位置2050B处的存储器单元的第二群组以及第二片层的导柱区2001中位置2050C处的存储器单元的第三群组被配置以产生用于情况B及情况C的参考信号。导柱2020、导柱2021、导柱2022、导柱2023被连接至LBRL群组(B，C)的个别区域参考位线LRBL，此时第二片层中的其他导柱不连接至此实例中的区域参考位线。区域参考源极线未示出于此图中。在其他实施例中，区域参考位线的标号及存储器单元的标号可参考图16A及图16B所描述的情况当中变化。

[0215] 连接被选定字线2030A、被选定字线2030B以及被选定字线2030C至施加电压VREF_A、电压VREF_B以及电压VREF_C到对应字线的字线驱动器或其他偏压电路。连接未被选定字线(例如2035)至施加取消选择电压(例如接地)的字线驱动器或其他偏压电路。

[0216] 区域参考位线群组LRBL群组(A)及区域参考位线群组LRBL群组(B，C)可被分别连接至转换电路，所述转换电路在数据存储器存取对个别情况的映射时启用。或者，区域参考位线群组LRBL群组(A)及区域参考位线群组LRBL群组(B，C)可共享连接至转换电路此外，在其他实施例中，如参考图21所示，转换电路可经配置有单独电流镜电路。

[0217] 图21为对数据存储器的不同区进行存取的一实施例，其中参考存储器包含用以分别针对情况A、情况B以及情况C产生的多个电流镜参考信号电压Vm(A)、电压Vm(B)以及电压Vm(C)的参考单元的三个模块2110、模块2111、模块2112。参考信号中被选定的一个被分配至多个感测放大器，例如用于如图1的布局中的存储器单元的排组或用于平面或用于多个平面的感测电路中的所有感测放大器。

[0218] 在图21中，参考系统的模块2110包含来自参考存储器的存储器单元的第一群组，所述第一群组耦接至加总节点及电流镜电路。电流镜电路如参考图13所示产生输出电压Vm(A)。开关2110A可被设置于电路中以使此模块2110与感测电路连接或断开连接。

[0219] 参考系统的模块2111包含来自参考存储器的存储器单元的第二群组，第二群组耦接至加总节点及电流镜电路。电流镜电路如前所述产生输出电压Vm(B)。开关2111B可设置于电路中以使此模块2111与感测电路连接或断开连接。

[0220] 参考系统的模块2112包含来自参考存储器的存储器单元的第三群组，所述第三群组耦接至加总节点及电流镜电路。电流镜电路如前所述产生输出电压Vm(B)。开关2112C可设置于电路中以使此模块2112与感测电路连接或断开连接。

[0221] 参考存储器中的存储器单元的第一群组、第二群组以及第三群组可如前所述被设置于单一片层或多个片层上。参考存储器中的存储器单元的第一群组、第二群组以及第三群组也可如前所述被设置于区域参考位线的单一集合或多个集合上。参考存储器中的存储器单元的第一群组、第二群组以及第三群组可如前所述包含相同数量的参考存储器单元，或包含不同数量的参考存储器单元。

[0222] 例如通过读取状态机(read state machine)控制开关2110A、开关2111B以及开关2112C，所述读取状态机可基于例如字线标号或数据存储器中的其他地址而判定正在被存取的数据存储器的区。基于正在被存取的区，状态机或其他控制电路判定哪一参考存储器模块将连接至用于数据存储器的感测电路，从而在对数据存储器的存取与模块经配置于其中的区匹配时闭合对应开关。

[0223] 信号Vm(A)、信号Vm(B)以及信号Vm(C)中被选定的一个在线2140上施加至多个感测放大器2120、感测放大器2121、感测放大器2122、感测放大器2123。此实施例中的感测放大器均具有如图14中所描述的相同实施方案。因此，感测放大器2120包含连接至信号线2140及连接至电流镜晶体管的栅极的电容器。晶体管镜射来自被选定模块的电流IREF_A、电流IREF_B或电流IREF_C以产生感测放大器2120中的电流IREF。补偿参考存储器与数据存储器之间的负载的差的负载平衡电容器连接至数据路径。电流施加至电流/电压转换器，电流/电压转换器施加电压作为比较器SA_K的输入端。感测放大器2120连接至全域位线(例如GBL_k)。全域位线也连接至电流/电压转换器，电流/电压转换器施加电压VD在比较器SA_K的输入端。比较器SA_K的输出为线2150上的数据信号，其连接至输出缓冲器2161。输出缓冲器
2161于集成电路存储器装置的I/O接点2162上驱动数据信号。

[0224] 感测放大器2121产生线2151上的数据信号。感测放大器2120产生线2152上的数据信号。感测放大器2123产生线2153上的数据信号。线2151、线2152、线2153也连接至输出缓冲器2161。

[0225] 图22为实施在单一集成电路上的存储器装置的简化框图，所述存储器装置使用用于情况A的参考存储器单元的第一群组2251(REF A)及用于情况B的参考存储器单元的第二群组2252(REF B)。存储器包含具有周边电路的数据存储器2200，所述周边电路包含驱动数据存储器中的被选定字线的字线译码器2230及感测数据存储器中的未被选定位线的数据的感测放大器SA2235。存储器装置包含控制器2210及偏压电压产生器2220，所述偏压电压产生器2220包含用以实施数据存储器的读取、编程、擦除以及其他操作的状态机或其他电路。此外，控制器2210及偏压电压产生器2220耦接至参考存储器系统，包含参考存储器单元的第一群组2251及第二群组2252。在操作中，控制器2210判定正在由当前读取操作存取的数据存储器中的区，且为了产生待用于感测放大器2235的参考信号的目的，启用第一群组2251及第二群组2252中的一个。

[0226] 如上所述，对应于情况A的数据存储器中的区可包含定位于例如顶层字线、底层字线或顶层及底层字线两者的边缘字线的存储器单元。对应于情况B的数据存储器中的区可包含字线的中间层上的所有其他存储器单元。

[0227] 例如，情况A可被延伸以包含存取字线的两个最底层而非仅存取一个底层。

[0228] 此外，情况A及情况B可应用于如图1的大规模存储器中的砖的不同群组。举例而言，情况A可应用于围绕砖阵列周边的边缘砖，而情况B可应用于内部砖。一般而言，情况A及情况B可根据数据存储器的特定实施方式来设计，以包含在具有相对类似PVT条件的区中，使得其可使用参考存储器中的存储器单元的单一群组来有效地感测。

[0229] 图23为实施在单一集成电路芯片或多芯片模块上的存储器装置的简化框图，所述存储器装置利用用于情况A的参考存储器单元的第一群组2351(REF A)、用于情况B的参考存储器单元的第二群组2352(REF B)或用于情况C的参考存储器单元的第三群组2353(REF C)。技术可延伸至任何数量的参考存储器单元群组。

[0230] 存储器包含具有周边电路的数据存储器2300，所述周边电路包含驱动数据存储器中的被选定字线的字线译码器2330及感测数据存储器中的未被选定位线的数据的感测放大器SA 2335。存储器装置包含控制器2310及偏压电压产生器2320，所述偏压电压产生器2320包含用以实施数据存储器的读取、编程、擦除以及其他操作的状态机或其他电路。此外，控制器2310及偏压电压产生器2320耦接至参考存储器系统包含参考存储器单元的第一群组2351及第二群组2352。在操作中，控制器2310判定正由当前读取操作存取的数据存储器中的区，且为了产生待用于感测放大器2335的参考信号的目的，启用第一群组2351及第二群组2352中的一个。

[0231] 如前述在图10A及图10B所提及到的，存储器装置可包含用于参考存储器的编程电路及编程验证电路(例如在周边电路1090中)。编程电路及编程验证电路可用以微调参考存储器中的存储器单元的阈值，使得其在预期目标内操作。举例而言，设计者可指定电流IREF的目标量值。此量值可为例如10μA。编程电路及编程验证电路可连接至参考位线，且经执行以建立待应用的参考存储器单元的群组(包含多个参考存储器单元)的合并量值，使得参考位线的合并电流等于目标量值乘以参考存储器单元的数量。对于包含四个参考存储器单元的一实施例，其中目标量值为10μA，群组中的参考存储器单元的阈值经微调以建立40μA的合并电流。未使用的参考存储器中的存储器单元可经编程至高阈值，使得其在操作期间不导通。

[0232] 图24为可由与参考存储器相关联的控制器及偏压电路执行的控制算法的简化流程图。此算法可视需要在一些实施例中周期性地在场中执行以恢复参考存储器的条件。在其他实施例中，此算法可仅在制造期间执行一次，或在将装置部署在场中之后执行。

[0233] 在此实例中，算法通过将“基本型(dumb)”编程循环应用于由字线驱动器共同连接的未被选定字线来开始(2410)。非智能编程循环可包括简单地施加足以将阈值增加至高阈值状态的单一高压编程脉冲。随后，算法将编程算法应用于用于群组A存储器单元的被选定字线，所述存储器单元设置于可用于微调结合输出电流的量值的字线(A)上。举例而言，递增阶跃脉冲编程(incremental step pulse program，ISPP)算法可用以微调待用于情况A的字线WL(A)上的群组中的存储器单元的阈值电压。此包含施加脉冲(2420)，且接着验证合并输出电流的量值是否满足条件(2430)。验证操作可利用芯片上的偏压电压产生器当中的能隙参考电路，以提供参考信号，其比照所述参考信号以微调参考存储器中的存储器单元的阈值。若未通过验证，则算法回到步骤2420以施加可递增更高的另一脉冲。若在步骤2430处，待用于情况A的群组通过验证，则控制器继续将编程算法应用于用于群组B的被选定字线。此涉及将脉冲(2440)施加至字线WL(B)，继之以验证由待用于情况B的存储器单元的群组产生的电流是否满足条件(2450)。若在步骤2450处，用于情况B的群组不通过验证，则算法回转至步骤2440以施加下一脉冲。若在步骤2450处，用于情况B的群组通过验证，则结束训练算法(2460)。

[0234] 此参考存储器编程操作可在制造工厂处的晶圆分选机器中或芯片上控制电路中的逻辑的控制下执行。基本上，可部署连接至参考存储器中的被选定区域位线的包含输出锁存器的放大感测。逻辑可包含序列，例如：

[0235] 1)在锁存器处输入程序码(例如，“1”)作为旗标。

[0236] 2)ISPP编程(第1脉冲，来自控制电路的初始偏压)

[0237] 3)若编程验证(PV)步骤侦测到单元Vt＜参考Vt，则锁存器的程序码被维持。

[0238] 4)ISPP编程(第2脉冲，由控制电路提供的较高WL偏压)

[0239] 5)若编程验证(PV)步骤侦测到单元Vt＜参考Vt，则锁存器的程序码被维持。

[0240] …

[0241] 6)ISPP编程(第n脉冲，Vg0+(n‑1)*Vstep)

[0242] 7)若编程验证(PV)步骤侦测到单元Vt>参考Vt，则锁存器的程序码被改变。因此，控制电路将阻止Vt微调算法。

[0243] 本文中所描述的参考系统技术的实施例已应用于使用介电电荷捕获储存元件的NOR结构及AND结构存储器装置。本文中所描述的参考系统技术也可应用于其他类型的存储器结构，且应用于其他储存类型的储存元件。

[0244] 尽管参考上文详述的较佳实施例及实例公开本公开，但应理解，这些实例意欲为说明性而非限制性意义。预期在所属领域的技术人员将容易地想到修改及结合，所述修改及结合将在本公开的精神及以下权利要求书范围的范畴内。