[0002] 本发明涉及一种具有电感的组件，特别是指电感器与电子装置的结合。

[0003] 大多数集成电路(IC)通过将集成电路(IC)放置在引线框架上，集成电路(IC)结合到引线框架的金属引线，然后将集成电路(IC)封装在保护体中来组装，其中成型、电镀和修整完成。此后，测试集成电路(IC)。

[0004] 虽然成本有效益和收效，且尽管由设计、成本、更小的尺寸或其他原因带动集成电路(IC)制造的进步，系统的一些功能要求通常不被设计到集成电路(IC)中，例如，电感器和电容器的集成电路(IC)。特别是对于具有电感的组件，由于它们的设计，磁场可在集成电路(IC)的其它部分或电路中感应电流，从而影响集成电路(IC)的性能。因此，当具有电感的组件与集成电路(IC)一起在系统中需要时，它们通常在外部电性连接。于是，当设计具有集成电路(IC)和具有电感的组件的系统时，总布局面积相对较大，特别是在考虑小型化的趋势时。此外，由于集成电路(IC)和具有电感的组件单独地被制造、封装和测试，所以可能无法实现调制的优点。

[0005] 因此，需要具有电感的组件及其封装结构来解决上述问题。

[0006] 在下面的实施例中参阅所附图式，提供详细叙述。

[0048] 应当理解，以下揭示提供了用于实现本发明不同特征的许多不同的实施例或示例。下述装置和布置的具体示例，用以简化本发明。当然，这些仅是示例，并非用来限定本发明。例如，在下面的描述中，第一特征在第二特征的上或其上的形成，可包括第一特征和第二特征以直接接触形成的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征的实施例，使得第一特征和第二特征不直接接触。另外，本发明可以在各种示例中重复参考数字和/或字母。这些重复是为了简化和清楚的目的，且本身不指示所讨论的各种实施例和/或配置之间的关系。

[0049] 图1为根据本发明一实施例的具有电感的组件的局部侧面示意图。如图1所示，具有电感的组件100包含具有一上表面和一下表面的一磁性本体110，于此实施例中，所述磁性本体的上表面到下表面形成复数个导电通孔112，所述复数个导电通孔112经由配置在所述磁性本体的上表面上的第一导电图案120和配置在所述磁性本体的下表面上的第二导电图案130电性连接，以便形成至少一导电路径，每个导电路径通过相应的一组导电通孔，其中所述至少一导电路径中的每一个具有两个端子和一相应电感。可参阅图2A，显示具有两个端子和一相应电感的至少一导电路径，且图2B显示具有四个端子和相应电感的多于一个导电路径。在一实施例中，所述至少一导电路径形成具有一第一端子和一第二端子的一线圈。于此实施例中，一第一电子装置的至少一部分配置在被至少一导电路径至少部分包围的一第一空间中。于此实施例中，第一电子装置包含一半导体裸晶142。于此实施例中，复数个电子装置，例如半导体裸晶或集成电路，可配置在被至少一导电路径至少部分包围的第一空间中(参阅图2A)。在另一实施例中，被至少一导电路径至少部分包围的空间，完全是用于容纳例如半导体组件或集成电路的电子装置的一通孔开口。在又一实施例中，磁性本体具有被至少一导电路径至少部分包围的一凹洞，其中第一电子装置配置在凹洞中。仍参阅图1，第一导电图案120配置在磁性本体110的上表面上，一第一绝缘层150配置在第一导电图案120上，且第二导电图案130配置在磁性本体110的下表面上。然而，本发明不限于此。在另一实施例中，第一导电图案120可配置在磁性本体110的上表面上的一第一绝缘层上，且第二导电图案130可配置在磁性本体110的下表面上的一第二绝缘层上。另外，第二导电图案130可与基板160结合，允许具有电感的组件100装置之间的电性连接，例如磁性本体110的至少一导电路径和配置在被至少一导电路径至少部分包围的空间中的半导体裸晶142及外部电路(未示的)。在一实施例中，所述磁性本体为一单一(unitary)磁性本体。

[0050] 图2A为根据本发明一实施例的具有电感的组件的至少一导电路径结构的立体示意图。如图2A所示并参阅图1，具有电感的组件200A包含具有一上表面和一下表面的一磁性本体110。复数个导电通孔112从磁性本体110的上表面形成至下表面，用于形成具有一第一端子211和一第二端子219的至少一导电路径218。在一实施例中，至少一导电路径218凭借第一端子211或第二端子219电性连接到配置在用于容纳电子装置的空间240中的半导体裸晶142(请参阅图1)。在一实施例中，用于容纳电子装置的空间240为一完全通孔开口。在又一实施例中，空间240是形成在磁性本体110上的一凹洞，其中第一电子装置可配置在凹洞中。复数个导电通孔112分别成对设置，一对中之一个导电通孔对应地朝向磁性本体110的外边缘配置，并且该对中的另一个对应地朝向磁性本体110的中心设置。在一实施例中，第一导电图案配置在磁性本体110的上表面上，且第二导电图案配置在磁性本体110的下表面上。在另一实施例中，第一导电图案包含复数条第一走线214，用于电性连接磁性本体110的上表面上的每两个相对应的导电通孔112，其中复数个第一导电区域形成于复数条第一走线214之间。在一实施例中，第二导电图案包含复数条第二走线216，用于电性连接磁性本体110的下表面上的每两个相对应的导电通孔112，其中复数个第二导电区域形成在在磁性本体110的下表面上复数个第二走线216之间。然而，本发明不限于此。在一更进一步实施例中，第一导电图案可包含复数条第一接合线，且第二导电图案可包含复数条第二接合线。仍参阅图2A，于此实施例中，复数条第一走线214相对垂直于磁性本体110的中心形成，且复数条第二走线216相对斜向于磁性本体110的中心形成。然而，本发明不限于此。所述复数条第一走线214和所述复数条第二走线216可以朝向磁性本体110的中心的任何角度形成，其中提供被至少一导电路径218至少部分包围的一空间240。

[0051] 图2B为根据本发明一实施例的具有电感的组件的两个电感的分别两个导电路径结构的示意立体图。图2A的实施例和图2B的实施例差异在于，在图2B的实施例中，从磁性本体110的上表面到下表面形成的复数个导电通孔112，形成多于一个导电路径并具有多于两个端子和相应的电感，因为本发明不限于形成具有两个端子和相应电感的唯一一个导电路径。如图2B所示，从磁性本体110的上表面到下表面形成复数个导电通孔112，用于分别形成具有一第一端子211a和一第二端子219a的一第一导电路径218a及具有一第三端子211b和一第四端子219b的和一第二导电路径218b。在其他实施例中，第一导电路径218a和第二导电路径218b可分别电性连接到配置在用于容纳电子装置的空间240中的多于一个的半导体组件，凭借第一端子211a和第二端子219a和第三端子211b和第四端子219b。

[0052] 在本发明的实施例中，具有不引人注目要求的具有电感的组件的磁场的感应电流效应，主要发生在磁性本体的外边缘处，并在中心处最小化。这允许将第一电子装置的至少一部分配置在至少部分地被所述磁性本体的所述至少一导电路径包围的空间，其中第一电子装置的至少一部分的其他部分或电路受到最小的影响。因此，当在系统中一起需要具有电感的组件与第一电子装置的至少一部分时，它们不必在外部电性连接。于是，设计为具有第一电子装置的至少一部分和具有电感的组件的系统，总布局面积可减少。还有，调制的优点可实现因为第一电子装置的至少一部分和具有电感的组件可作为完整模块来制造、封装和测试。

[0053] 图3A为根据本发明一实施例的具有电感的组件的另一导电路径结构的局部立体示意图。如图3A所示并参阅图2A，具有电感的组件300包含一磁性本体110以及由磁性本体110的上表面至下表面形成的复数个导电通孔112，其具有一第一端子211及一第二端子
219。相似地，第一导电图案配置在磁性本体110的上表面上，且第二导电图案配置在磁性本体110的下表面上。图2A的实施例和图3A的实施例差异在于，在图3A的实施例中，第一导电图案包含在磁性本体110的上表面上的复数条第一屏蔽走线315，其中每两个相邻的第一屏蔽走线315由一第一细缝314分隔开。此外，第二导电图案包含在磁性本体110的下表面上的复数条第二屏蔽走线317，其中每两个相邻的第二屏蔽走线317由一第二细缝316分隔开。由于添加复数条第一屏蔽走线315和复数条第二屏蔽走线317，具有不引人注目要求的具有电感的组件磁场的感应电流效应甚至可以进一步容纳在磁性本体的外边缘并在磁性本体110的中心处进一步最小化。

[0054] 图3B为根据本发明一实施例的具有电感的组件的两个电感的分别另外两个导电路径结构局部立体示意图。图3A实施例和图3B实施例差异在于，在图3B的实施例中，从磁性本体110的上表面到下表面形成的复数个导电通孔112，形成多于一个导电路径并具有多于两个端子和相应电感。如图3B所示，从磁性本体110的上表面到下表面形成复数个导电通孔112，形成具有一第一端子211a和一第二端子219a的一第一导电路径318a及具有一第三端子211b和一第四端子219b的和一第二导电路径318b。在其他实施例中，第一导电路径318a和第二导电路径318b凭借第一端子211a和第二端子219a和第三端子211b和第四端子219b可分别电性连接到配置在用于容纳电子装置的空间240中的半导体组件或芯片。请注意，图
1、图2B、图3A及图3B中的每个导电通孔，可为一导电柱或具有配置在所述通孔侧壁中的导电材料，以形成一导电路径。只要一导电路径在所述通孔中形成，它将被称为导电通孔。

[0055] 在本发明的实施例中，参阅图1、图2B、图3A与图3B以及应用于本文的实施例，描述了自上而下的水平绕组方法。然而，本发明不限于此。其他类型的缠绕方法也可利用。图4为根据本发明一实施例的具有电感的组件的又一导电路径结构的局部俯视示意图。如图4所示，于此实施例中，也可采用扁平垂直绕线方法，其中仍提供至少部分地被一圆形导电路径结构418包围的一空间，用于将一第一电子装置的至少一部分配置在其中。

[0056] 图5为根据本发明另一实施例的一具有电感的组件的局部侧面示意图，且图6为根据本发明又一实施例的具有电感的组件的局部侧面示意图。如图5及图6所示并参阅图2A，具有电感的组件500、600分别包含一磁性本体110，复数个导电通孔112，配置在磁性本体110的上表面上的第一导电图案120以及配置在磁性本体110的下表面上的第二导电图案
130，形成至少一导电路径218。图1的实施例与图5及图6的实施例差异在于，配置在被至少一导电路径218至少部分包围的空间240中包含多于一个半导体裸晶142。参阅图5，除了配置在被至少一导电路径218至少部分包围的空间240中之一个半导体裸晶142之外，一第一电子装置的至少一部分还包含一第二半导体裸晶144。同时，参阅图6，除了配置在被至少一导电路径218至少部分包围的空间240中之一个半导体裸晶142之外，第一电子装置的至少一部分还包含一被动电子组件146。半导体裸晶142可包含一集成电路，且被动电子组件146可以包含一电阻器或一电容器。然而，本发明不限于此。其他类型的半导体组件和被动电子组件可以任何数量或其组合配置在被至少一导电路径218至少部分包围的空间240中。仍分别参阅图5及图6，与图1相似，在图5与图6的实施例中，第一导电图案120配置在磁性本体
110的上表面上，且一第一绝缘层150配置在第一导电图案120上。同时，第二导电图案130配置在磁性本体110的下表面上。此外，分别在图5与图6的其他实施例中，第一导电图案120可配置在磁性本体的上表面上的第一绝缘层上，且第二导电图案130可配置在磁性本体的下表面上的一第二绝缘层上。仍分别参阅图5及图6，第二导电图案130可与一基板160结合，允许分别在具有电感的组件500、600之间的电性连接，例如图5的磁性本体110的至少一导电路径218和半导体裸晶142、144与图6的半导体裸晶142和被动电子组件146以及外部电路(未示的)。

[0057] 图7为根据本发明一实施例的其上形成有屏蔽层的具有电感的组件的局部侧面示意图，且图8为根据本发明一实施例的另一其上形成有屏蔽层的具有电感的组件的局部侧面示意图。如图7及图8所示并参阅图2A，具有电感的组件700、800分别包含一磁性本体110，复数个导电通孔112，配置在磁性本体110的上表面上的第一导电图案120以及配置在磁性本体110的下表面上的第二导电图案130，形成至少一导电路径218。在实施例中，一第一电子装置的至少一部分配置在被至少一导电路径218至少部分包围的一第一空间中，其中第一电子装置的至少一部分包含一半导体裸晶142。此外，第一导电图案120配置在磁性本体110的上表面上，且一第一绝缘层150配置在第一导电图案120上。同时，第二导电图案130配置在磁性本体110的下表面上，其中第二导电图案130可与一基板160结合，允许分别在具有电感的组件700、800的装置之间的电性连接，例如磁性本体110的至少一导电路径218和配置在被至少一导电路径218至少部分包围的空间240中的半导体裸晶142和被动电子组件
146以及外部电路(未示的)。仍分别参阅图7及图8，图1的实施例与图7及图8的实施例差异在于，在磁性本体110的上表面上方形成一上屏蔽层770、第一导电图案120、配置在被至少一导电路径218至少部分包围的空间240中的半导体裸晶142以及具有电感的组件700的第一绝缘层150。于此实施例中，上屏蔽层770形成在具有电感的组件700的顶端上方。然而，本发明不限于此。参阅图8，一U形屏蔽层880形成在磁性本体110、配置在被至少一导电路径
218至少部分包围的空间240中的半导体裸晶142、第一导电图案120以及具有电感的组件
800的第一绝缘层150的顶端和外侧表面上。由于分别添加图7的上屏蔽层770和图8的U形屏蔽层880，获得用于电磁干扰(EMI)屏蔽和保护的装置。另外，由于具有电感的组件700、800的电路，部分地和完全地隔离并且分别不受外部EMI控制，具有电感的组件700、800转而不干扰其他外部电子装置。

[0058] 图9为根据本发明一实施例的封装结构的局部示意侧面图。如图9所示并参阅图2A，封装结构900包含具有一上表面和一下表面的一磁性本体110。在实施例中，复数个导电通孔112从磁性本体110的上表面形成至下表面，其中所述复数个导电通孔112经由配置在所述磁性本体的上表面上的第一导电图案120和配置在所述磁性本体的下表面上的第二导电图案130电性连接，以便形成至少一导电路径218，每个导电路径通过所述复数个导电通孔112，形成具有一第一端子211和一第二端子219的一线圈。然而，本发明不限于此。具有多于两个端子和相应电感的多于一个的导电路径可形成。于此实施例中，一第一电子装置的至少一部分配置在被至少一导电路径218包围的一第一空间中。于此实施例中，第一电子装置的至少一部分包含一半导体裸晶142。此外，第一导电图案120配置在磁性本体110的上表面上，且第三导电图案922配置在磁性本体110和半导体裸晶142上，用于与磁性本体110的至少一导电路径218和半导体裸晶142以及外部电路电性连接(未示的)。然而，本发明不限于此。在另一实施例中，第三导电图案922可配置在磁性本体110的下表面上的一第一绝缘层上和第一导电图案120上。仍参阅图9，于此实施例中，一第二电子装置的至少一部分配置在第三导电图案922上，其中第二电子装置的至少一部分包含分别被封装在电性连接到磁性本体110的至少一导电路径218和半导体裸晶142的一主体990中的两个半导体裸晶943、
945。同时，第二导电图案130配置在磁性本体110的下表面上。然而，本发明不限于此。在另一实施例中，第一导电图案120可配置在磁性本体的下表面上的一第一绝缘层上，且第二导电图案130可配置在磁性体的下表面上的一第二绝缘层上。仍参阅图9，第二导电图案130可与一基板160结合，允许分别在封装结构900的装置之间的电性连接，例如配置在第三导电图案922上的两个半导体裸晶943、945和磁性本体110的至少一导电路径218与配置在被至少一导电路径218至少部分包围的空间240中的半导体裸晶142以及外部电路(未示的)。

[0059] 图10为根据本发明一实施例的另一封装结构的局部侧面示意图。如图10所示并参阅图2A，封装结构1000包含一磁性本体110，配置在磁性本体110的上表面上的第一导电图案120以及配置在磁性本体110的下表面上的第二导电图案130，以便形成至少一导电路径218，每个导电路径通过多个导电通孔112，形成具有一第一端子211和一第二端子219的一线圈。一第一电子装置的至少一部分配置在被至少一导电路径218包围的一第一空间中。在该实施例中，第一电子装置的至少一部分包含一半导体裸晶142。此外，一第二电子装置的至少一部分配置在磁性本体110和半导体裸晶142上。图9的实施例与图10的实施例差异在于，没有第三导电图案922配置在磁性本体110和半导体裸晶142上，用于与磁性本体110的至少一导电路径218和半导体裸晶142以及外部电路电性连接(未示的)。相反地，引线1022用于将第二电子装置的至少一部分与磁性本体110的至少一导电路径218和半导体裸晶142以及外部电路电性连接(未示的)。另外，第二电子装置的至少一部分包含封装在一主体
1090中的有源和无源组件，并电性连接到磁性本体110的至少一导电路径218和半导体裸晶
142。同时，第二导电图案130配置在磁性本体110的下表面上。此外，第二导电图案130可与一基板160结合，允许分别在封装结构1000的装置之间的电性连接，例如封装在主体1090中的有源和无源组件和磁性本体110的至少一导电路径218与配置在被至少一导电路径218至少部分包围的空间240中的半导体裸晶142以及外部电路(未示的)。在一实施例中，所述磁性本体为一单一(unitary)磁性本体。

[0060] 图11为根据本发明一实施例的其上形成有屏蔽层的封装结构的局部侧面示意图。如图11所示并参阅图2A，封装结构1100包含具有一上表面和一下表面的一磁性本体110，配置在磁性本体110的上表面上的第一导电图案120以及配置在磁性本体110的下表面上的第二导电图案130，以形成至少一导电路径218。每个导电路径通过复数个导电通孔112，形成具有一第一端子211和一第二端子219的一线圈。然而，本发明不限于此。具有多于两个端子和相应电感的多于一个的导电路径可形成。一第一电子装置的至少一部分配置在被至少一导电路径218包围的一第一空间中。在该实施例中，第一电子装置的至少一部分包含一半导体裸晶142。此外，第一导电图案120配置在磁性本体110的上表面上，且第三导电图案922配置在磁性本体110和半导体裸晶142上，用于与磁性本体110的至少一导电路径218和半导体裸晶142以及外部电路电性连接(未示的)。在该实施例中，一第二电子装置的至少一部分配置在第三导电图案922上，其中第二电子装置的至少一部分包含分别被封装在电性连接到磁性本体110的至少一导电路径218和半导体裸晶142及外部电路的一主体990中的两个半导体裸晶943、945。图11的实施例与图9的实施例差异在于一U形屏蔽层1180分别形成在主体990的上表面和外侧表面和磁性本体110上。U形屏蔽层1180可屏蔽电磁干扰(EMI)。请参阅图11，第二导电图案130配置在磁性本体110的下表面上。此外，第二导电图案130可与一基板160结合，以电性连接封装结构1100中的多个电子装置，如配置在第三导电图案922上两个半导体裸晶943、945和磁性本体110的至少一导电路径218与配置在被至少一导电路径
218至少部分包围的空间240中的半导体裸晶142以及外部电路。在一实施例中，所述磁性本体为一单一(unitary)磁性本体。

[0061] 图12A至图12D为根据本发明一实施例的说明用于制造具有电感的组件的步骤的示意俯视图。首先，如图12A所示并参阅图2A，一第一电子装置的至少一部分凭借配置在由磁性本体1210的至少一导电路径218包围的一第一空间中。组件间的接合方法有多种，例如共晶、焊料、黏合剂等，可由操作条件和环境以及可靠性要求来决定。之后，如图12B所示，片材1211形成薄板且形成复数个连接垫片1213。片材可以由微粒、黏合剂、增塑剂和溶剂的研磨液制备。薄板迭片之后，烧掉或除去不需要的粘合剂树脂并将颗粒烧结，以形成一基板。接下来，如图12C所示，执行电镀并以复数个重分布层(RDL)形成电路1215。最后，如图12D所示，形成焊接面罩层以显现复数个垫片1217。

[0062] 仍参阅图12A至图12D，在另一实施例中，如果需要用于封装结构的电磁干扰(EMI)屏蔽和保护的装置，在切割的前，一上屏蔽层或一U形屏蔽层可分别在封装结构的上表面和外侧表面上形成。

[0063] 在本发明的实施例中，具有电感的组件的磁场的感应电流效应，主要发生在磁性本体的外边缘处，并在中心处最小化。因此，将第一电子装置的至少一部分配置在所述磁性本体的被至少一导电路径所包围的空间中，第一电子装置的电路会受到感应电流效应的最小影响，也可减少总布局面积。第一电子装置和具有电感的组件可形成一模块以利于制造，封装和测试。

[0064] 从上述内容可以理解，虽然为了说明的目的在此描述了具体实施例，但是在不偏离本发明的精神和范围的情况下可以进行各种修改。此外，在针对特定实施例，替代方案揭示的情况下，该替代方案也可以应用于其它实施例，即使没有特别说明。