[0001] 本发明涉及芯片设计领域，更具体地，涉及一种具有兼容性的总线接口。

[0002] 工业4.0最大的创新在于，引入了新技术—信息物理融合系统(CPS)，它可以大幅度提升大规模定制的个性化水平和经济指标。CPS是整个工业4.0最重要的理论基础，可以被应用在其他许多场景中。

[0003] 在云计算进入工业互联网领域，随着5G技术的不断演进，日益显示出在应用场景的缺失；尽管提出了云、边缘计算及AI应用，但事务的处理和消息的传递，缺乏在广域范围内信息运营。

[0004] CPS设计受限于有限的设备计算能力、巨大的连接数量、独特的数据特征，而且上下环节的衔接往往存在技术的依赖性。这需要在更宽的视野，包括信息物理融合系统相关的应用、操作系统和芯片，进行全栈开发。

[0005] 哈佛结构使用各自独立的总线来完成对数据和指令的传输，它的结构复杂，造成了资源的浪费。冯·诺伊曼型结构中数据和指令的传输共享相同的物理总线，却造成速度的下降，因为不能够同时读取数据和指令。

[0006] 因此，如何面向信息物理融合系统环境，提供一种具有兼容性的总线接口是本领域技术人员亟待解决的技术问题。

[0033] 现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。

[0034] 以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。

[0035] 对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

[0036] 在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。

[0037] 应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

[0038] 结合图1，本发明提供了一种具有兼容性的总线接口，包括：总线头端接口1、总线终端接口2、位于总线头端接口1与总线终端接口2之间的统一总线3、处理器4、内存5、以及输入/输出设备接口6。

[0039] 处理器4分别通过第一指令总线7和第一数据总线8与总线头端接口1耦接，处理器4包括处理器模块41、以及可拆卸的非处理器模块42，其中，

[0040] 当处理器4的数据处理规模达到预定阈值时，将非处理器模块42安装在处理器4中，处理器模块41、非处理器模块42及总线头端接口1均通过第一指令总线7和第一数据总线8进行数据交互；

[0041] 当处理器4的数据处理规模未达到预定阈值时，将非处理器模块42从处理器4中拆卸掉，处理器模块41、非处理器模块42及总线头端接口1均通过第一指令总线7和第一数据总线8进行数据交互；

[0042] 总线头端接口1通过统一总线3与总线终端接口2耦接；

[0043] 总线终端接口2通过第二指令总线9与内存5耦接；

[0044] 总线终端接口2通过第二数据总线10与输入/输出设备接口6耦接。

[0045] 本发明通过可拆卸的非处理器模块42来适应不同类型不同系列的芯片的需求，可以降低成本，非处理器模块42由大量存储单元和控制逻辑所述组成。因此才设计高端片上系统产品时，可以采用多处理器4构建来达到高性能、低功耗，此时将非处理器模块42安装在处理器4中；在设计低端芯片时，将处理器4IP的非处理器模块42拆掉，有处理器模块41与总线头端接口1通过指令总线和数据总线互联构建微处理IP。

[0046] 内存5包括程序指令和数据。

[0047] 总线头端接口1与总线终端接口2均采用AMBA-AXI标准接口和JTAG接口。

[0048] AXI全称Advanced extensible Interface，主要描述了主设备和从设备之间的数据传输方式，AXI就是ARM公司提出的AMBA(Advanced  Microcontroller  Bus Architecture)的一个部分，是一种高性能、高带宽、低延迟的片内总线，用来替代AHB和APB总线。

[0049] AXI协议具有如下特点：

[0050] 总线的地址/控制和数据通道是分离的；

[0051] 支持不对齐的数据传输；

[0052] 在突发数据传输中只需要首地址；

[0053] 同时具有分离读/写数据通道；

[0054] 支持显著传输访问和乱序访问；

[0055] 更加容易进行时序收敛。

[0056] JTAG(Joint Test Action Group，联合测试工作组)是一种国际标准测试协议(IEEE 1149.1兼容)，主要用于芯片内部测试。多数的高级器件都支持JTAG协议，如DSP、FPGA器件等。标准的JTAG接口是4线：TMS、TCK、TDI、TDO，分别为模式选择、时钟、数据输入和数据输出线。

[0057] 处理器4的指令长度为16位和32位。

[0058] 当然可选的处理器4具有PC、IR、AC、ALU等，这里不做具体限定。

[0059] 需要说明的是，处理器4可以为自适应嵌入式处理器4，包括：指令预取、指令译码、读或写寄存器堆、指令相关性检测、ALU操作、Load/store操作、Load/store存储器地址产生、Pipeline控制器、Exception/Interrupt处理、Jump/branch处理、状态控制寄存器、DSP(信号处理器4)等。

[0060] 在一些可选的实施例中总线头端接口1与总线终端接口2均包括数据总线接口和指令总线接口，

[0061] 总线终端接口2的指令总线接口通过第二指令总线9与内存5相耦接；

[0062] 总线终端接口2的数据总线接口通过第二数据总线10与输入/输出设备接口6相耦接；

[0063] 总线头端接口1的指令总线接口通过第一指令总线7与处理器4相耦接；

[0064] 总线头端接口1的数据总线接口通过第一数据总线8与处理器4相耦接。

[0065] 输入/输出设备通过该输入/输出设备接口6I/O才能与数据总线相耦接。

[0066] 优选地，第一数据总线8接口、第一指令总线7接口、第二数据总线10接口、和第二指令总线9接口均包括用于地址转换的存储器管理单元，用于保存最近最常用数据或者指令的缓存和用于转换时钟域的接口部件。

[0067] 可以理解的是，接口部件用于实现存储器时钟域和微处理器4时钟域之间的转换。

[0068] 存储器管理单元(MMU)、缓存、和接口部件共同构成了存放通道，其中存储器管理单元进行地址的转换，将逻辑地址变换到物理地址，同时还检查访问许可和特权属性，如果当前的请求无权访问该地址，则会产生ABT异常，出现的逻辑地址和出错的原因会被保存以供ABT异常处理程序进行进一步的查询。缓存存放最近最常用的数据，以减小处理器4访问速度较慢的外存时的等待时间，控制缓存的控制寄存器可以被设置在协处理器4中。接口部件用于进行时钟域的转换，使外部存储器和内部的处理器4能够使用相同的时钟。

[0069] 本发明将数据和指令分别进行编码，形成总线头端接口；

[0070] 通过统一总线传送编码数据，到总线终端接口，进行解码；

[0071] 将解码后的数据连接到输入/输出设备接口I/O；将解码后的指令连接到存储器。

[0072] 总线是连接多个部件的信息传输线，是各部件共享的传输介质。总线实际上是由许多传输线或通路组成，每条线可一位一位地传输二进制代码。机器语言对各个字段进行编码，再将机器语言恢复到最初的汇编语言。

[0073] 本实施例中的具有兼容性的总线接口，能够适合面向信息物理融合系统环境，形成万物互联底层、操作系统和智能应用的闭环，增加了通用性。

[0074] 通过上述实施例可知，本发明提供的具有兼容性的总线接口，至少实现了如下的有益效果：

[0075] 本发明提供的具有兼容性的总线接口，能够适合面向信息物理融合系统环境，形成万物互联底层、操作系统和智能应用的闭环，增加了通用性；

[0076] 本发明通过可拆卸的非处理器模块来适应不同类型不同系列的芯片的需求，可以降低成本，非处理器模块由大量存储单元和控制逻辑所述组成。因此才设计高端片上系统产品时，可以采用多处理器构建来达到高性能、低功耗，此时将非处理器模块安装在处理器中；在设计低端芯片时，将处理器IP的非处理器模块拆掉，有处理器模块与总线头端接口通过指令总线和数据总线互联构建微处理IP。

[0077] 虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。