[0001] 本发明涉及一种图案化方法，尤其是涉及一种包括等离子体处理的图案化方法。

[0002] 集成电路(integrated circuit，IC)是通过形成于基底或不同膜层中的图案化特征(feature)构成的元件装置以及内连线结构所建构。在IC的制作过程中，光刻(photolithography)制作工艺为一不可或缺的技术，其主要是将所设计的图案，例如电路布局图案形成于一个或多个光掩模上，然后再通过曝光(exposure)与显影(development)步骤将光掩模上的图案转移至一膜层上的光致抗蚀剂层内，以将此复杂的布局图案精确地转移至半导体芯片上。

[0003] 随着半导体产业的微型化发展以及半导体制作技术的进步，现有作为广用技术的曝光技术已逐渐接近其极限。因此，目前业界也开发出双重图案化(double patterning)技术来制作更微型化的半导体元件结构。一般来说，双重图案化技术包括有LELE(Lithe-Etch-Lithe-Etch，曝光-刻蚀-曝光-刻蚀)双重图案化方法、LFLE(Litho-Freeze-Litho-Etch，曝光-凝固-曝光-刻蚀)双重图案化方法及自对准双重图案化(Self-Aligned Double Patterning，简称SADP)等施作方法。传统的自对准双重图案化方法是经由在预先形成的光刻图形的两侧上形成间隙子(spacer)，然后去除之前形成的光刻图形，并将间隙子图形转印到下层材料，从而得到特征尺寸更小的图形。然而，传统的自对准双重图案化仍存在许多制作工艺问题，例如蚀刻凹陷负载不均与间隙子变形影响等，均易使得转印出的图形失真，而影响到制作工艺良率以及所形成的装置的操作表现。

[0053] 请参阅图1至图10。图1至图10所绘示为本发明第一实施例的图案化方法的示意图。本实施例的图案化方法可包括下列步骤。首先，如图1所示，在一第一掩模层30上形成一第二掩模层40。第二掩模层40的材料不同于第一掩模层30的材料。举例来说，第二掩模层40可包括一氮掺杂碳化硅(nitrogen doped silicon carbide)层，而第一掩模层30可为一硅层，但并不以此为限。在一些实施例中，第二掩模层40与第一掩模层30也可包括其他不同的材料，用以于后续的等离子体处理中具有所需的被处理效果差异或/及于后续的蚀刻制作工艺中具有所需的蚀刻选择比。

[0054] 此外，在一些实施例中，第一掩模层30可形成于一材料层10上，且第一掩模层30与材料层10之间可选择性地形成有一盖层20。材料层10或/及盖层20可为图案化方法的蚀刻目标层，但并不以此为限。举例来说，材料层10可包括单层或多层的导电材料或/及介电材料层所形成的结构，例如材料层10可包括于一厚度方向Z上依序堆叠的一基底11、一介电层12、一第一导电层13以及第二导电层14。在一些实施例中，基底11可包括一半导体基底例如硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘(silicon-on-insulator，SOI)基底，介电层12可包括氧化硅或其他适合的介电材料，第一导电层13可包括非金属导电材料例如多晶硅、非晶硅或其他适合的导电材料，第二导电层14可包括金属导电材料例如铝、钨、铜、钛铝合金或其他适合的导电材料，而盖层20可包括氮化硅或其他适合的绝缘材料，但并不以此为限。

[0055] 然后，如图1与图2所示，对第一掩模层30以及第二掩模层40进行一图案化制作工艺91，用以使第一掩模层30被图案化成为一第一掩模图案30A，且使第二掩模层40被图案化成为一第二掩模图案40A。换句话说，第一掩模层30以及第二掩模层40是被图案化制作工艺91一并进行图案化，故第二掩模图案40A形成于第一掩模图案30A上，且第二掩模图案40A与第一掩模图案30A于材料层10的厚度方向Z上的投影图案可大体上相同且彼此重叠，但并不以此为限。因此，由图案化制作工艺91所形成的第二掩模图案40A与第一掩模图案30A可具有大体上相同的特征尺寸(critical dimension，CD)，而第二掩模图案40A与第一掩模图案
30A可具有大体上相同的宽度(例如图2中所示的第一宽度W1)。

[0056] 在一些实施例中，图案化制作工艺91可包括于第二掩模层40上依序形成一有机介电层51、一抗反射层52以及一图案化光致抗蚀剂层53，并搭配进行一个或多个蚀刻步骤来形成第一掩模图案30A与第二掩模图案40A。有机介电层51可包括一有机分布层(organic distribution layer，ODL)，而抗反射层52可包括一含硅掩模抗反射层(silicon-containing hard mask bottom anti-reflecting coating，SHB)，但并不以此为限。图案化制作工艺91可形成多个第一开孔H1贯穿有机介电层51、第二掩模层40以及第一掩模层30，由此定义出于厚度方向Z上互相重叠的第一掩模图案30A、第二掩模图案40A以及图案化有机介电层51A，而图案化有机介电层51A可于图案化制作工艺91之后被移除。

[0057] 在一些实施例中，第一掩模图案30A可包括多个互相分离的第一子图案P1，而第二掩模图案40A可包括多个互相分离的第二子图案P2。第二子图案P2与第一子图案P1可于厚度方向Z上彼此重叠，且各第二子图案P2与各第一子图案P1可具有大体上相同的宽度(例如上述的第一宽度W1)。

[0058] 之后，如图3与图4所示，对第二掩模图案40A进行一等离子体处理92，第二掩模图案40A的一部分被等离子体处理92转换成一被处理层41，且被处理层41可包覆第二掩模图案40A。接着，在等离子体处理92之后，可利用一移除制作工艺93将被处理层41移除，用以使第二掩模图案40A的宽度(例如图4中所示的第二宽度W2)小于第一掩模图案30A的宽度(例如图4中所示的第一宽度W1)。

[0059] 在一些实施例中，等离子体处理92可包括一氧化处理、一氢化处理或其他适合种类的等离子体处理，而第二掩模图案40A的一部分可被等离子体处理92氧化或氢化而成为被处理层41，故被处理层41可包括一氧化层、一氢化层或其他组成不同于第二掩模图案40A的材料层。因此，用以移除被处理层41的移除制作工艺93可视等离子体处理92的种类以及被处理层41的材料状况来进行调整。例如，当被处理层41为氧化层时，移除制作工艺93可包括氧化物移除制作工艺例如稀释氢氟酸清洗(DHF clean)，但并不以此为限。

[0060] 在一些实施例中，被处理层41可通过等离子体处理92消耗一部分的各第二子图案P2而形成，故各第二子图案P2于等离子体处理92之后的宽度可小于各第一子图案P1的宽度。换句话说，在等离子体处理92之前，第二掩模图案40A的宽度可大体上等于第一掩模图案30A的宽度，且第二掩模图案40A于等离子体处理92之后的宽度可小于第二掩模图案40A于等离子体处理92之前的宽度。

[0061] 值得说明的是，通过第二掩模图案40A与第一掩模图案30A在材料上的差异以及调整等离子体处理92的制作工艺条件，可使得所形成的被处理层41的厚度达到所需要求，并降低第一掩模图案30A被等离子体处理92氧化或氢化的程度。举例来说，当等离子体处理92为氧化处理时，此氧化处理可为一热氧化处理或其他适合的氧化处理方式，而氧化处理的制作工艺温度可高于或等于250℃，由此获得所需的被处理层41。此外，氧化处理中使用的氧气压力较佳可高于或等于1巴(bar)，由此避免当氧气压力过低时氧化处理对第二掩模图案40A氧化形成的物质直接气化而使得第二掩模图案40A被消耗的速度过快而不受控制，但并不以此为限。另外，当第二掩模图案40A的材料为氮掺杂碳化硅时，所掺杂的氮原子可于碳化硅中造成晶格不匹配(lattice mismatch)而提升被氧化的效果，且氮掺杂碳化硅中的其他成分比例也可进行调整以获得所需的被氧化效果，例如所使用的氮掺杂碳化硅中碳的成分比可大于或等于40％，但并不以此为限。

[0062] 通过上述的制作方法，在第一掩模图案30A以及第二掩模图案40A形成之后对第二掩模图案40A进行等离子体处理92，可使第二掩模图案40A的CD小于第一掩模图案30A的CD。CD较小的第二掩模图案40A可以自对准(self-aligned)的方式形成于第一掩模图案30A上，故CD较小的第二掩模图案40A可用来对第一掩模图案30A进行更进一步的图案化而形成CD更小的图形，进而达到多重图案化(multiple patterning)的效果。

[0063] 举例来说，如图3至图5所示，在移除被处理层41之后，可形成一覆盖层60覆盖第一掩模图案30A以及第二掩模图案40A。在一些实施例中，覆盖层60可包括一平坦化层，且第一掩模图案30A以及第二掩模图案40A中的空隙被覆盖层60填满。换句话说，相邻的第一子图案P1之间的空隙以及相邻的第二子图案P2之间的空隙可被覆盖层60填满，且覆盖层60的上表面可于厚度方向Z上高于各第二子图案P2的最上表面。覆盖层60的材料可不同于第一掩模图案30A的材料以及第二掩模图案40A的材料，例如覆盖层60可包括一有机分布层或其他适合与第一掩模图案30A以及第二掩模图案40A具有较高蚀刻选择比的材料。

[0064] 然后，如图5至图6所示，对覆盖层60进行一回蚀刻制作工艺94，用以移除覆盖层60的一部分并暴露出第二掩模图案40A的上表面。之后，如图6至图7所示，移除第二掩模图案40A，用以于覆盖层60中形成多个开孔(例如图7中所示的第二开孔H2)，且各第二开孔H2暴露出第一掩模图案30A的一部分。然后，如图6至图8所示，在移除第二掩模图案40A之后，以覆盖层60为掩模对第一掩模图案30A进行图案化，使得第一掩模图案30A被图案化而成为一第三掩模图案30B。

[0065] 进一步说明，由于覆盖层60中的第二开孔H2是由移除第二掩模图案40A的各第二子图案P2所形成，故各第二开孔H2也可以自对准方式形成于对应的第一子图案P1上，且各第一子图案P1可部分被对应的第二开孔H2暴露出且部分被覆盖层60覆盖。因此，可用具有第二开孔H2的覆盖层60为蚀刻掩模对第一掩模图案30A进行一蚀刻制作工艺95，用以将第二开孔H2暴露出的第一掩模图案30A移除而形成具有多个第三子图案P3的第三掩模图案30B。

[0066] 每一个第一子图案P1可被蚀刻制作工艺95图案化而形成两个第三子图案P3，故各第三子图案P3的宽度(例如图8中所示的第三宽度W3)可小于第一子图案P1的宽度。由于第二开孔H2可以自对准方式形成于对应的第一子图案P1上，故通过第二开孔H2所形成的各第三子图案P3可具有大体上相同的宽度。此外，在一些实施例中，若要使第三子图案P3可以相同的间距及节距(pitch)均匀排列，两个相邻的第一子图案P1之间的距离SP可大体上等于各第二子图案P2于等离子体处理后的第二宽度W2，且各第二开孔H2的宽度也可大体上等于两个相邻的第一子图案P1之间的距离SP，但并不以此为限。另一方面，各第三子图案P3的宽度也可通过上述图2中的图案化制作工艺91以及图3中的等离子体处理92分别进行调整，故可改善图案化方法的CD控制状况。

[0067] 如图8至图10所示，在蚀刻制作工艺95之后，可将覆盖层60移除，并将第三掩模图案30B的图形转移至盖层20与材料层10。在一些实施例中，可先利用一蚀刻制作工艺将第三掩模图案30B的图形转移至盖层20，再利用图案化的盖层20为蚀刻掩模对材料层10进行蚀刻，但并不以此为限。此外，在一些实施例中，上述的图案化方法可用以形成例如半导体存储装置的存储单元区中的位线结构、周围区中的栅极结构或/及于半导体装置中的其他图案化结构。

[0068] 此外，值得说明的是，如图2、图8与图9所示，在将第三掩模图案30B的图形转移至盖层20与材料层10之前，盖层20的表面上经过上述各制作工艺的影响而可能会有蚀刻凹陷，若位于各第三子图案P3之间的盖层20表面的蚀刻凹陷程度不均匀时，会影响到将第三掩模图案30B的图形转移至盖层20或/及材料层10的效果。然而，本发明的图案化方法可分别控制图2中的图案化制作工艺91的制作工艺状况以及图8中的蚀刻制作工艺95的制作工艺状况，使得盖层20表面的蚀刻凹陷程度可达到均匀化的效果。此外，由于本发明的图案化方法可不需如传统的自对准双重图案化方法形成间隙子(spacer)并用间隙子进行图案化，故可避免使用间隙子进行图案化时所产生的相关问题(例如间隙子形状弯曲等)。相对地，在本发明中用以进行图案化的第三掩模图案30B的形状大小以及排列节距可通过相关制作工艺(例如图2中的图案化制作工艺91、图3中等离子体处理92以及图9中的蚀刻制作工艺95)进行调整，故可避免转印出的图形失真，进而可改善制作工艺良率并提升所形成的装置的操作表现。

[0069] 下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。

[0070] 请参阅图2、图11与图4。图11所绘示为本发明第二实施例的图案化方法的示意图。图11可被视为绘示了图2之后的状况示意图，而图4可被视为绘示了图11之后的状况示意图。如图2、图11以及图4所示，与上述第一实施例不同的地方在于，本实施例的被处理层41可还覆盖各第一子图案P1的侧表面。在一些实施例中，第一子图案P1也可被等离子体处理
92氧化或氢化，但第一子图案P1被等离子体处理92氧化或氢化的程度可低于第二子图案P2被等离子体处理92氧化或氢化的程度。因此，各第一子图案P1的侧表面上的被处理层41可由消耗一部分的各第一子图案P1而形成，但并不以此为限。通过上述方法，可更进一步缩小第一掩模图案30A的CD，故有助于形成更微细的图案化结构。

[0071] 请参阅图6、图12与图8。图12所绘示为本发明第三实施例的图案化方法的示意图。图12可被视为绘示了图6之后的状况示意图，而图8可被视为绘示了图12之后的状况示意图。如图6、图12以及图8所示，与上述第一实施例不同的地方在于，本实施例的图案化方法可还包括于移除第二掩模图案40A之后以及对第一掩模图案30A进行图案化之前，对覆盖层
60进行一削减(trimming)制作工艺96，用以进一步调整覆盖层60中的第二开孔H2的大小。
举例来说，当第二掩模图案40A的各第二子图案P2于等离子体处理后的宽度过小时，可在对第一掩模图案30A进行图案化之前，对覆盖层60进行削减制作工艺96来使得覆盖层60中的第二开孔H2放大至所需尺寸。因此，调整覆盖层60中的第二开孔H2于削减制作工艺96后的宽度(例如图12中所示的第四宽度W4)可大于各第二子图案P2的第二宽度W2，但并不以此为限。

[0072] 综上所述，在本发明的图案化方法中，可对第二掩模图案进行等离子体处理，使第二掩模图案的宽度小于第一掩模图案的宽度。宽度较小的第二掩模图案可以自对准的方式形成于第一掩模图案上，故可利用第二掩模图案对第一掩模图案再进行图案化而形成特征尺寸更小的图形与图案化结构。此外，通过本发明的图案化方法，可避免传统的自对准双重图案化方法中使用间隙子进行图案化而产生的相关问题，且本发明的图案化方法可改善盖层表面的蚀刻凹陷控制状况以及第三掩模图案的形状大小与排列节距的控制状况，故可避免图案化方法所转印出的图形失真，进而改善制作工艺良率并提升所形成的装置的操作表现。

[0073] 以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。