技术领域
[0003] 本文描述的实施例一般地涉及接口系统。
相关背景技术
[0004] UHS-II/-III被用作例如存储卡的主机接口标准，并且UHS-II/-III通过差分串行耦合来标准化高速传输接口。另一方面，存储卡是可移动设备，并且通过存储卡电极和插槽电极的物理接触来确保存储卡与主机之间的电连接。
具体实施方式
[0023] 下面将参考附图描述各种实施例。
[0024] (实施例)
[0025] 图1示出了接口系统的示例。
[0026] 主机10包括控制器11和由控制器11控制的设备接口12。设备20包括控制器21和由控制器21控制的主机接口22。
[0027] 设备20是可移除设备，例如存储卡。由于设备20是可移除设备，因此通过物理接触确保主机10和设备20之间的电连接。因此，设备20不适合高频传输，并且主机10和设备20之间的接触状态趋于不稳定。
[0028] 因此，例如，在作为接口标准的UHS-II/-III标准中，设备接口12和主机接口22包括参考时钟传输线30以及数据传输线31和32。传输线30、31和32中的每一者包括用于传输差分信号的信号线对(lane(通道)+和lane-)。
[0029] 然后，主机10通过参考时钟传输线30，与通过数据传输线31和32传输串行数据D0和D1并行地将参考时钟RCLK提供给设备20。参考时钟RCLK是低速(低频)时钟，而设备20生成高频内部时钟，以便基于参考时钟RCLK执行高速数据发送和接收。
[0030] 如上所述，在UHS-II/-III标准中，设备20基于参考时钟RCLK生成内部时钟，因此，降低了电磁干扰(EMI)，并且发送/接收数据的数据传输可以是高效的。
[0031] 但是，例如，在UHS-II标准中，参考时钟RCLK的频率被定义为数据传输速率(频率)的1/15或1/30，而在UHS-III标准中，参考时钟RCLK的频率被定义为数据传输速率的1/60或1/120。
[0032] 因此，例如，当将设备20从复位状态或休眠状态改变为活动状态时，如果基于这样的低频参考时钟RCLK生成内部时钟，则在接收到参考时钟RCLK之后内部时钟频率的稳定所需的时间(即，在接收到参考时钟RCLK之后锁相环(PLL)电路的输出频率锁定所需的时间)变长，并且时间不能稳定(变化很大)。
[0033] 注意，设备20的复位状态是其中设备20与主机10物理地断开连接的状态，即，去做存储卡从插槽中取出的状态。
[0034] 此外，设备20的休眠状态是其中设备20物理地连接到主机10的状态，即，其中在设备20进入省电模式期间存储卡被插入在插槽中的状态(其中无法进行发送/接收数据的数据传输的状态)。
[0035] 此外，设备20的活动状态是其中设备20物理地连接到主机10的状态，即，其中存储卡被插入插槽中并且设备20进入正常操作模式的状态(其中可以进行发送/接收数据的数据传输的状态)。
[0036] 在这种情况下，为了在主机10和设备20之间开始发送/接收数据的数据传输，主机10必须确认在设备20中发送/接收数据的数据传输的准备完成，也就是说，主机10必须确认内部时钟的频率稳定。内部时钟的频率稳定(即PLL电路的输出频率被锁定)将被视为已建立内部时钟的同步。此外，内部时钟的同步的建立的确认将被称为主机10和设备20之间的握手(handshake)检查(或链路检查)。
[0037] 为了在主机10和设备20之间执行握手检查，设备20需要使用例如数据传输线32向主机10发送指示建立内部时钟的同步的响应。因此，执行握手所需的时间延长，并且数据传输中的等待时间(latency)增加。
[0038] 另一方面，在UHS-II标准中，存在被称为低功率模式的规范。在本说明书中，例如，由于即使在休眠状态下也从主机10向设备20提供参考时钟RCLK，因此内部时钟始终稳定。
[0039] 因此，例如，在设备20从休眠状态变为活动状态的情况下，当自从指示从休眠状态转换到活动状态经过特定时间段时，便可在主机10和设备20之间执行发送/接收数据的数据传输而不执行握手检查。与在休眠状态下停止提供参考时钟RCLK时执行发送/接收数据的数据传输所需的时间相比，该特定时间段非常短。也就是说，可以缩短数据传输中的等待时间。
[0040] 然而，在该低功率模式下，例如，即使设备20处于休眠状态，被配置为生成内部时钟的PLL电路也必须处于操作状态。因此，处于休眠状态的设备20的功耗增加。
[0041] 考虑到这一点，在以下实施例中，增加了其中当设备20进入休眠状态时停止提供参考时钟RCLK并且当设备20返回到活动状态时省略主机10和设备20之间的握手检查的模式，以便提出一种接口系统，在该接口系统中，处于休眠状态的待机功率小，并且从休眠状态到活动状态的快速恢复是可执行的。
[0042] 注意，下面将参考图2解释控制器12中的第一和第二寄存器REG.0和REG.1。
[0043] 图2示出了主机接口的示例。
[0044] 传输线30、31和32符合例如高速串行接口标准(例如UHS-II/-III)。在这些标准中，例如，参考时钟RCLK通过参考时钟传输线30而被输入到主机接口22。此外，串行数据D0通过数据传输线31而被输入主机接口22，并且串行数据D1通过数据传输线32而被输入主机。
[0045] 主机接口22包括例如接收器23、PLL电路(时钟发生器)24、时钟数据恢复(CDR)电路(时钟发生器)25、采样电路26和发送器27。
[0046] 接收器23包括差分放大器231和232。差分放大器231用作参考时钟RCLK的输入缓冲器，差分放大器232用作串行数据D0的输入缓冲器。
[0047] 差分放大器231将参考时钟RCLK作为差分信号转换为单端信号，并将该单端信号输出到PLL电路24。差分放大器232将串行数据D0作为差分信号转换为单端信号，并将该单端信号输出到CDR电路25和采样电路26。
[0048] PLL电路24基于参考时钟RCLK生成内部时钟CLK0。内部时钟CLK0被输出到例如发送器27。发送器27基于内部时钟CLK0将发送数据DOUT作为串行数据D1输出到数据传输线32。
[0049] 此外，PLL电路24包括压控振荡器(VCO)。VCO由控制电压V0控制。在该示例中，控制电压V0也被输出到CDR电路25。
[0050] CDR电路25基于串行数据D0生成内部时钟CLK1。CDR电路25还用作PLL电路。内部时钟CLK1被输出到例如采样电路26。采样电路26基于内部时钟CLK1从串行数据D0中提取接收数据DIN。内部时钟CLK1不是从参考时钟RCLK生成，而是从串行数据D0生成，以便执行高速数据接收。
[0051] 例如，PLL电路24和CDR电路25可以变为待机状态，在该待机状态下，当设备处于省电模式期间，不输出内部时钟CLK0和CLK1。在PLL电路24和CDR电路25处于待机状态的情况下，可以减少不执行主机和设备之间的发送/接收数据的数据传输的时间段内的功耗。稍后将描述这一点。
[0052] 这里，将说明图1的寄存器REG.0和REG.1。
[0053] 例如，寄存器REG.0被称为设备性能寄存器，寄存器REG.1被称为设备设置寄存器。
[0054] 寄存器REG.0存储例如可以操作图2的PLL电路24和CDR电路25的参数。
[0055] 例如，内部时钟CLK1的同步所需的时间段T_EIDL_RECOVERY被存储在寄存器REG.0中。该时间段由例如STBL信号的长度限定，或者如果STBL信号的长度是恒定的，则由STBL信号的数量(符号数量)限定。寄存器REG.0可以存储STBH信号和STBL信号之间的EIDL信号的时间段或EIDL信号的符号数量。
[0056] 此外，寄存器REG.1存储例如操作图2的PLL电路24和CDR电路25所需的参数。例如，这些参数(N_EIDL_RECOVERY_GAP、T_EIDL_RECOVERY、T_EIDL_GAP等的值)根据图2的PLL电路24和CDR电路25的频率范围而改变。
[0057] 图1的控制器21基于存储在寄存器REG.0和REG.1中的参数(内部时钟CLK0和CLK1的同步所需的时间段)而控制主机接口22。
[0058] 图3示出了PLL电路和CDR电路的示例。
[0059] PLL电路24包括相位比较器241、电荷泵电路242、环路滤波器243、压控振荡器(VCO)244、分频器245、操作控制单元246和控制电压存储单元247。
[0060] 相位比较器241将参考时钟RCLK的相位与来自分频器245的反馈时钟FCLK的相位进行比较。相位比较器241输出与这些时钟的相位差对应的控制信号(上行信号(up signal)和下行信号(down signal))。
[0061] 例如，如果参考时钟RCLK的频率高于反馈时钟FCLK的频率，则相位比较器241输出上行信号以增加反馈时钟FCLK的频率。此外，如果参考时钟RCLK的频率低于反馈时钟FCLK的频率，则相位比较器241输出下行信号以降低反馈时钟FCLK的频率。
[0062] 电荷泵电路242将来自相位比较器241的控制信号(上行信号和下行信号)转换为电荷泵电流(模拟信号)，并将电荷泵电流输出到环路滤波器243。环路滤波器243将电荷泵电流转换为控制电压V0。压控振荡器(VCO)244基于控制电压V0输出内部时钟CLK0。分频器245输出具有内部时钟CLK0的频率的1/N频率的反馈时钟FCLK。
[0063] 也就是说，PLL电路24生成具有参考时钟RCLK的频率的N倍频率的内部时钟CLK0。注意，N是1或更大的自然数。此外，可以根据发送/接收数据的数据传输速率从多个值中选择N。
[0064] 此外，如果内部时钟CLK0的频率低于参考时钟RCLK的频率的N倍，则参考时钟RCLK的频率变得高于反馈时钟FCLK的频率。因此，相位比较器241输出上行信号，并且压控振荡器(VCO)244增加内部时钟CLK0的频率。
[0065] 另一方面，如果内部时钟CLK0的频率大于参考时钟RCLK的频率的N倍，则参考时钟RCLK的频率变得低于反馈时钟FCLK的频率。因此，相位比较器241输出下行信号，并且压控振荡器(VCO)244降低内部时钟CLK0的频率。
[0066] 通过上述控制，内部时钟CLK0的频率最终被锁定为参考时钟RCLK的频率的N倍。这种内部时钟CLK0的频率被锁定的状态是这样的状态：其中，建立内部时钟CLK0的同步，并且发送/接收数据的数据传输在主机和设备之间变得可能。
[0067] 当设备处于省电模式时，操作控制单元246例如将PLL电路24从操作状态改变到待机状态。注意，即使当设备处于省电模式时，PLL电路24也可以保持在操作状态。这里，操作状态是其中可以输出内部时钟CLK0的状态，待机状态是其中不输出内部时钟CLK0的状态。
[0068] 在该示例中，操作控制单元246在待机状态下分别将由区域X围绕的电荷泵电路242、环路滤波器243、压控振荡器(VCO)244和分频器245改变到非操作状态。因此，在不执行主机和设备之间的发送/接收数据的数据传输的时间段中，可以降低接口系统的功耗。
[0069] 相位比较器241例如在设备被物理地连接到主机的期间始终处于操作状态。因此，操作控制单元246可以基于来自相位比较器241的控制信号 而控制电荷泵电路242、环路滤波器243、压控振荡器(VCO)244和分频器245的操作。
[0070] 例如，如果控制信号 指示参考时钟RCLK未被输入，则操作控制单元246将电荷泵电路242、环路滤波器243、压控振荡器(VCO)244和分频器245改变到非操作状态。此外，如果控制信号 指示参考时钟RCLK被输入，则操作控制单元246将电荷泵电路242、环路滤波器243、压控振荡器(VCO)244和分频器245改变到操作状态。
[0071] 当内部时钟CLK0的频率被锁定时(即，当建立内部时钟CLK0的同步时)，控制电压存储单元247在锁定状态下存储在压控振荡器(VCO)244中输入的控制电压V0。当设备进入省电模式，然后从省电模式恢复到正常操作模式时，使用所存储的控制电压V0快速锁定内部时钟CLK0的频率。
[0072] 也就是说，在省电模式之前和之后，发送/接收数据的数据传输速率(范围)将不会改变。在这种情况下，在省电模式之后的正常操作模式下，用于锁定内部时钟CLK的频率的控制电压V0将与在省电模式之前的正常操作模式下已用于锁定内部时钟CLK的频率的控制电压V0匹配，或与其近似值匹配。
[0073] 因此，在从省电模式恢复到正常操作模式的情况下，如果在省电模式之前的正常操作模式下用于锁定内部时钟CLK的频率的控制电压V0被用于压控振荡器(VCO)244的初始控制电压(当压控振荡器244改变到操作状态时的初始控制电压)，则与其中压控振荡器244的初始控制电压为0V的情况相比，可以快速锁定内部时钟CLK0的频率。
[0074] 注意，以上情况只有当如同在从省电模式恢复到正常操作模式的情况下那样发送/接收数据的数据传输速率(范围)没有改变时才能实现。
[0075] 也就是说，在接口系统中，存在其中发送/接收数据的数据传输速率改变的模式。在这种情况下，不采用这样一种算法：使用在数据传输速率改变之前的压控振荡器(VCO)
244的控制电压V0来快速锁定在数据传输速率改变之后的压控振荡器(VCO)244的输出频率。
[0076] CDR电路25包括相位比较器251、电荷泵电路252、环路滤波器253、压控振荡器(VCO)254和操作控制单元255。
[0077] 相位比较器251将串行数据D0的相位与来自压控振荡器(VCO)254的内部时钟(反馈时钟)CLK1的相位进行比较。相位比较器251输出与这些时钟的相位差对应的控制信号(上行信号和下行信号)。
[0078] 例如，如果串行数据D0的频率高于内部时钟CLK1的频率，则相位比较器251输出上行信号以增加内部时钟CLK1的频率。此外，如果串行数据D0的频率低于内部锁定CLK1的频率，则相位比较器251输出下行信号以降低内部时钟CLK1的频率。
[0079] 电荷泵电路252将来自相位比较器251的控制信号(上行信号和下行信号)转换为电荷泵电流(模拟信号)，并将该电荷泵电流输出到环路滤波器253。环路滤波器253将该电荷泵电流转换为控制电压V1。压控振荡器(VCO)254基于控制电压V1输出内部时钟CLK1。也就是说，CDR电路25生成与串行数据D0同步的内部时钟CLK1。
[0080] 此外，如果内部时钟CLK1的频率低于串行数据D0的频率(如果串行数据D0的频率大于内部时钟CLK1的频率)，则相位比较器251输出上行信号，并且压控振荡器(VCO)254增加内部时钟CLK1的频率。
[0081] 另一方面，如果内部时钟CLK1的频率大于串行数据D0的频率(如果串行数据D0的频率小于内部时钟CLK1的频率)，则相位比较器251输出下行信号，并且压控振荡器(VCO)254降低内部时钟CLK1的频率。
[0082] 通过上述控制，内部时钟CLK1的频率最终被锁定到串行数据D0的频率。这种内部时钟CLK1的频率被锁定的状态是这样的状态：其中，建立内部时钟CLK1的同步，并且在主机和设备之间发送/接收数据的数据传输成为可能。
[0083] 当设备处于省电模式时，操作控制单元255例如将CDR电路25从操作状态改变到待机状态。注意，即使当设备处于省电模式时，CDR电路25也可以保持在操作状态。
[0084] 在该示例中，操作控制单元255在待机状态下分别将由区域Y围绕的电荷泵电路252、环路滤波器253和压控振荡器(VCO)254改变到非操作状态。因此，在不执行主机和设备之间的发送/接收数据的数据传输的时间段中，可以降低接口系统的功耗。
[0085] 相位比较器251例如在设备被物理地连接到主机期间始终处于操作状态。因此，操作控制单元255可以基于来自相位比较器251的控制信号 控制电荷泵电路252、环路滤波器253和压控振荡器(VCO)254的操作。
[0086] 例如，如果控制信号 指示串行数据D0未被输入，则操作控制单元255将电荷泵电路252、环路滤波器253和压控振荡器(VCO)254改变到非操作状态。此外，如果控制信号指示串行数据D0被输入，则操作控制单元255将电荷泵电路252、环路滤波器253和压控振荡器(VCO)254改变到操作状态。
[0087] 当操作压控振荡器(VCO)254时，操作控制单元255将PLL电路24的控制电压V0作为初始控制电压(压控振荡器(VCO)254在操作状态下改变时的控制电压)提供给压控振荡器(VCO)254。
[0088] 因此，在从省电模式恢复到正常操作模式的情况下，压控振荡器(VCO)254的初始控制电压变为PLL电路24中的压控振荡器244的控制电压V0，或者来自控制电压存储单元247的初始控制电压，因此，与例如压控振荡器(VCO)254的初始控制电压为0V的情况相比，可以快速锁定内部时钟CLK1的频率。
[0089] 图4A是示出控制电压存储单元247的示例的图。
[0090] 控制电压存储单元247包括计数寄存器247a、数模转换器(DAC)247b、差分放大器(比较器)247c和开关元件SW。
[0091] 计数寄存器247a存储压控振荡器(VCO)244的初始控制电压(数字值)VC_0。当设备出厂时，初始控制电压VC_0作为默认值被存储。此外，当在主机和设备之间执行发送/接收数据的数据传输时，计数寄存器247a在紧邻当前时间点之前的正常操作模式下存储锁定的压控振荡器(VCO)244的控制电压，该控制电压在其中被存储作为初始控制电压VC_0。
[0092] 例如，在从省电模式改变到正常操作模式时，开关元件SW被接通。此外，存储在计数寄存器247a中的初始控制电压(数字值)VC_0由数模转换器(DAC)247b转换为模拟值，并作为控制电压V0被提供给压控振荡器(VCO)244。
[0093] 结果，锁定压控振荡器(VCO)244的输出频率所需的时间段(即，直到建立内部时钟CLK0的同步为止的锁定时间)被显著缩短。此外，锁定时间稳定。也就是说，例如，在确认设备从省电模式进入正常操作模式之后的特定时间段内，内部时钟CLK0的同步被确实地建立。
[0094] 在将初始控制电压VC_0提供给压控振荡器(VCO)244之后，开关元件SW被关断。用于关断开关元件SW的定时可以是在将初始控制电压VC_0提供给压控振荡器(VCO)244之后的任何一个定时。例如，在确实地建立内部时钟CLK0的同步之时或之后，在上述特定时间段之前，可以关断开关元件SW。
[0095] 当开关元件SW被关断时，来自环路滤波器243的控制电压V0例如被输入到差分放大器247c的正输入端子。此外，存储在计数寄存器247a中的初始控制电压VC_0例如通过数模转换器(DAC)247b而被输入到差分放大器247c的负输入端子。
[0096] 如图4B所示，如果控制电压V0大于初始控制电压VC_0，则差分放大器247c输出上行信号(+)。上行信号的值相对于初始控制电压VC_0和控制电压V0之差成比例地变大。计数寄存器247a根据上行信号的值更新初始控制电压VC_0，也就是说，使初始控制电压VC_0增加与上行信号的值对应的步数。
[0097] 此外，如图4B所示，如果初始控制电压VC_0大于控制电压V0，则差分放大器247c输出下行信号(-)。下行信号的值相对于初始控制电压VC_0和控制电压V0之差成比例地变大。计数寄存器247a根据下行信号的值更新初始控制电压VC_0，也就是说，使初始控制电压VC_
0减小与下行信号的值对应的步数。
[0098] 重复上述操作，从而从数模转换器(DAC)247b输出的电压遵从来自环路滤波器243的控制电压V0。最终，在内部时钟CLK0的频率(输出频率)被锁定时来自环路滤波器243的控制电压V0作为更新后的初始控制电压VC_0被存储在计数寄存器247a中。
[0099] 注意，在该示例中，上行/下行信号的步数与VC_0和V0之间的差值成比例；然而，差分放大器247c可以作为比较器操作，从而VC_0可以逐步改变。在这种情况下，存储在计数寄存器247a中的VC_0的值在与来自差分放大器247c的上行/下行信号(±1)对应的时间处改变一步。通过此处理，从数模转换器(DAC)247b输出的电压遵从来自环路滤波器243的控制电压V0。
[0100] 利用如上的控制电压存储单元247，遵从来自环路滤波器243的控制电压V0更新存储在计数寄存器247a中的初始控制电压VC_0的值。通过这种系统，本发明的实施例可以应用于具有频率不同的参考时钟RCLK的多个接口系统。也就是说，如果初始控制电压VC_0是固定值或是从多个固定值中选择，则这种情况难以应用于其中参考时钟RCLK的频率是任意值的系统。
[0101] 注意，初始控制电压VC_0可以被存储在与计数寄存器247a不同的存储器电路中，即，诸如SRAM和DRAM之类的易失性RAM，诸如MRAM之类的非易失性RAM，或锁存电路。此外，初始控制电压VC_0可以被存储为数字值或模拟值。
[0102] 从以上可以理解，对于图2至4所示的实施例，在发送/接收数据的数据传输速率(范围)不像省电模式之前和之后那样改变的情况下，PLL电路中的压控振荡器(VCO)244的初始控制电压是存储在控制电压存储单元247中的锁定电压VC_0(当压控振荡器244的输出频率被锁定时的控制电压)。存储在控制电压存储单元247中的锁定电压VC_0是在省电模式之前使用的锁定电压。此外，CDR电路25中的压控振荡器(VCO)254的初始控制电压是PLL电路24中的压控振荡器(VCO)244的控制电压V0或来自控制电压存储单元247的锁定电压VC_0。
[0103] 因此，在该实施例中，例如，如图5所示，锁定PLL电路24的输出频率所需的时间段(即，直到建立内部时钟CLK0的同步为止的锁定时间(示例T0至T1))与比较例T0至T2相比显著缩短。此外，如果省电模式之后的锁定电压B与省电模式之前的锁定电压A不同，则该实施例中的锁定时间的变化Δ0小于比较例中的锁定时间的变化Δ1。这意味着在该实施例中，PLL电路24的锁定时间快速且稳定。
[0104] 因此，如稍后将描述的，可以增加一种新模式，在该新模式中，当设备改变到休眠状态时，停止提供参考时钟RCLK，并且在设备返回到活动状态的情况下，省略主机和设备之间的握手。也就是说，由于PLL电路24的锁定时间快速且稳定，因此当设备返回到活动状态时，可以在恢复到活动状态之后的特定时间段之后立即执行发送/接收数据的数据传输。
[0105] 此外，在该实施例中，例如，如图6所示，锁定CDR电路25的输出频率所需的时间段(即，直到建立内部时钟CLK1的同步为止的锁定时间(示例T0至T3))与比较例T0至T4相比显著缩短。
[0106] 因此，可以实现待机功率较低且恢复迅速的接口系统。
[0107] 图7示出了设备的状态转换。
[0108] 设备的状态转换由图1的控制器21控制或管理。
[0109] 复位状态、休眠状态和活动状态已经参考图1做出了解释，因此，这里不再进行说明。链路检查状态是其中对由PLL电路24生成的内部时钟CLK0的同步和由图1至6的CDR电路25生成的内部时钟CLK1的同步进行检查这些同步是否被建立的状态。
[0110] 在该示例中，存在两种类型的休眠状态。
[0111] 休眠状态S_d0是例如其中在省电模式下PLL电路24生成内部时钟CLK0而CDR电路25不生成内部时钟CLK1的状态。也就是说，在休眠状态S_d0中，从主机向设备提供参考时钟RCLK，并且图1和2的参考时钟传输线30处于活动状态。
[0112] 例如，在休眠状态S_d0中，图3的PLL电路24处于操作状态，而图3的CDR电路25基本上处于非操作状态。也就是说，在处于休眠状态S_d0的CDR电路25中，相位比较器251处于操作状态，而区域Y中的电荷泵电路252、环路滤波器253和压控振荡器(VCO)254处于非操作状态。此外，串行数据D0不是从主机提供给设备的，并且图1和图2的数据传输线31处于非活动状态。
[0113] 休眠状态S_d1是例如其中在省电模式下，PLL电路24不生成内部时钟CLK0，并且CDR电路25不生成内部时钟CLK1的状态。也就是说，在休眠状态S_d1中，不从主机向设备提供参考时钟RCLK和串行数据D0，并且图1和2的参考时钟传输线30和数据传输线31处于非活动状态(电气空闲：EIDL)。
[0114] 例如，在休眠状态S_d1中，图3的PLL电路24和CDR电路25二者都实质上处于非操作状态。也就是说，在处于休眠状态S_d1的PLL电路24中，相位比较器241处于操作状态，而区域X中的电荷泵电路242、环路滤波器243和压控振荡器(VCO)244处于非操作状态。此外，在处于休眠状态S_d1的CDR电路25中，相位比较器251处于操作状态，而Y区域中的电荷泵电路252、环路滤波器253和压控振荡器(VCO)254处于非操作状态。
[0115] [从复位状态到活动状态的转换]
[0116] 图8示出了从复位状态到活动状态的转换的示例。
[0117] 当设备20从复位状态(其中设备20与主机10物理地断开连接)进入其中设备20被物理地连接到主机的状态时，设备20处于休眠状态S_d1。
[0118] 在休眠状态(时间t0到t1)S_d1下，传输线30、31和32处于非活动状态(EIDL)。例如，如果传输线30、31和32各自具有作为差分对的信号线对(lane+和lane-)，则处于休眠状态S_d1的信号线对(lane+和lane-)例如都被设定为地电压Vss。
[0119] 首先，主机10将STBL信号输出到数据传输线31，以指令设备20转换(改变)到活动状态S_active。主机10将参考时钟RCLK输出到参考时钟传输线30。
[0120] STBL信号是DC电平信号，其中低电平电压被施加到数据传输线31的正信号线(lane+)，高电平电压被施加到数据传输线31的负信号线(lane-)。也就是说，STBL信号表示选通(strobe,STB)信号，通过该信号将低电平电压施加到lane+，并且信号线对(lane+和lane-)的电压不会在时间上改变。
[0121] 一旦检测到STBL信号，设备20就转换(图7的路径B)到链路检查状态(时间t1到t2)S_link，以在转换到活动状态之前检查内部时钟CLK0的同步的建立和内部时钟CLK1的同步的建立中的每一者。链路检查状态S_link也被称为握手检查状态，以检查主机10和设备20之间的发送/接收数据的数据传输是否变为可能。
[0122] 在确认内部时钟CLK0的同步的建立之后，设备20向数据传输线32输出STBL信号(握手响应)。主机10可以通过检查经由数据传输线32从设备20发送的STBL信号来确认设备20中的内部时钟CLK0的同步的建立。
[0123] 在确认STBL信号的握手(即，内部时钟CLK0的同步的建立)之后，主机10向数据传输线31输出SYN信号。
[0124] SYN信号例如是AC电平信号，其中数据传输线31的信号线对(lane+和lane-)的电压在高电平和低电平之间在时间上变化。SYN信号是用于建立内部时钟CLK1的同步，以便执行发送/接收数据的数据传输的同步信号。
[0125] 当设备20使用SYN信号确认内部时钟CLK1的同步被建立时，设备20向数据传输线32输出SYN信号(握手响应)。主机10可以通过检查经由数据传输线32从设备20发送的SYN信号来确认设备20中的内部时钟CLK1的同步的建立的完成。
[0126] 当主机10确认设备20中内部时钟CLK0和CLK1的同步建立完成时，设备20进入活动状态S_active，在该状态下主机10和设备20之间的发送/接收数据(分组数据)PKT的数据传输变为可能(图7的路径C)。
[0127] [活动状态和休眠状态之间的转换]
[0128] 图9示出了活动状态和休眠状态之间的转换的示例。
[0129] 在图9中，A、B、C、D、A'和D'对应于图7的状态机的路径A、B、C、D、A'和D'。
[0130] 在图1至6的接口系统中，如果满足特定条件，则设备20从正常操作模式(活动状态)进入省电模式(休眠状态)，以便降低系统中的功耗。特定条件例如是主机10和设备20之间持续特定时间段未执行发送/接收数据的数据传输的情况。
[0131] 当满足特定条件时，设备20进入省电模式，其中可以由主机10或设备20确定是否满足特定条件。在主机10确定满足特定条件的情况下，主机10通过例如数据传输线D0向设备20发送将设备20的模式改变到省电模式的命令。
[0132] 这里的重点是，在本发明的实施例的接口系统中，存在上述两种类型的休眠状态。一种是图7的休眠状态S_d0。另一种是图7的休眠状态S_d1。
[0133] 休眠状态S_d0是其中参考时钟RCLK被提供给PLL电路24并且PLL电路24处于操作状态的休眠状态，其对应于UHS-II标准的低功率模式(不同于UHS-II标准中的休眠状态)。休眠状态S_d1是其中参考时钟RCLK未被提供给PLL电路24并且PLL电路24处于非操作状态的休眠状态，其对应于UHS-II标准的休眠状态(在UHS-II标准中，只有一种休眠状态)。
[0134] 此外，本发明的接口系统中的重点是存在两种从休眠状态S_d1返回到活动状态S_active的路径。一种是从休眠状态S_d1到活动状态S_active的直接返回路径(图7的路径D)，另一种是通过链路检查状态S_link从休眠状态S_d1返回到活动状态S_active的路径(图7的路径B至C)。
[0135] 即使参考时钟RCLK未被提供给PLL电路24并且PLL电路24处于非操作状态，路径D也从休眠状态S_d1返回到活动状态S_active而不通过链路检查状态S_link，并且在此方面，路径D在图1至6的接口系统中很重要。
[0136] 这种返回是可实现的，因为如上面参考图1至6所述，PLL电路24可以在设备20确认返回到活动状态之后的特定时间段内建立内部时钟CLK0的同步，即，PLL电路24可以在设备20确认返回到活动状态之后的特定时间段内锁定内部时钟CLK0的频率。此外，由于CDR电路
25使用PLL电路24的控制电压V0生成内部时钟CLK1，因此CDR电路25可以建立内部时钟CLK1的同步，即，在特定时间段内锁定内部时钟CLK1的频率。
[0137] 也就是说，在图1至6的接口系统中，内部时钟CLK0和CLK1中的每一者的同步在特定时间段内被确实地建立，无需执行链路检查(即，主机10和设备20之间的握手检查)便可实现从休眠状态S_d1到活动状态S_active的直接返回
[0138] 注意，路径B到C对应于UHS-II标准中的从休眠状态S_d1到活动状态S_active的通常返回路径。
[0139] 总之，如图9所示，在图1至6的接口系统中，存在三种类型的恢复模式：M0、M1和M2。
[0140] 如果主机10指令设备20进入省电模式，则通过例如在指令命令中添加指定恢复模式M0、M1或M2的标志QR来执行模式选择以进入省电模式。这里，由于存在三种类型的恢复模式M0、M1和M2，因此标志QR是两位。
[0141] 例如，如果标志QR是01，则选择恢复模式M0。在这种情况下，设备20从活动状态S_active进入休眠状态S_d0(路径A')，然后从休眠状态S_d0直接返回到活动状态S_active(路径D')。
[0142] 此外，如果标志QR是10，则选择恢复模式M1。在这种情况下，设备20从活动状态S_active进入休眠状态S_d1(路径A)，然后从休眠状态S_d1直接返回到活动状态S_active(路径D)。
[0143] 此外，如果标志QR是11，则选择恢复模式M2。在这种情况下，设备20从活动状态S_active进入休眠状态S_d1(路径A)，然后通过链路检查状态S_link从休眠状态S_d1返回到活动状态S_active(路径B至C)。
[0144] [从活动状态转换为休眠状态]
[0145] 图10A和10B示出了从活动状态到休眠状态的转换的示例。
[0146] 如果设备20处于活动状态(时间t3到t4)S_active，则传输线30、31和32都处于活动状态。参考时钟RCLK通过参考时钟传输线30从主机10传输到设备20。发送/接收数据(分组数据)PKT通过数据传输线31和32在主机10和设备20之间传输。
[0147] 在活动状态S_active中，主机10将命令GO_DS输出到数据传输线31，以指令设备20进入休眠状态S_d0或S_d1。随后，主机10将STBH信号输出到数据传输线31。
[0148] 命令GO_DS指令向休眠状态S_d0或S_d1的转换，并且包括标志QR以选择恢复模式M0、M1和M2中的一者。恢复模式M0、M1和M2的选择可以由例如图11所示的电源管理来执行。
[0149] 在图11的示例中，存在接口系统的四种电源状态。
[0150] D0状态例如是其中接口系统的所有电源都接通的状态，并且对应于活动状态S_active。D1状态例如是其中接口系统的电源部分关断的状态，并且对应于休眠状态S_d0。D2状态例如是其中接口系统的电源部分关断的状态，并且对应于休眠状态S_d1。D3状态例如是接口系统的电源部分或全部关断的状态，并且对应于休眠状态S_d1。
[0151] 接口系统的功耗从D0状态到D3状态逐渐降低。相比之下，从休眠状态S_d0或S_d1返回到活动状态S_active所需的恢复时间从D0状态到D3状态逐渐增加。也就是说，功耗和恢复时间处于权衡关系。
[0152] 考虑到权衡，例如，主机10中使用的操作系统(OS)为了将设备20的状态改变到休眠状态S_d0或S_d1，使用功耗和恢复时间作为参数从恢复模式M0、M1和M2中选择最佳模式。此外，操作系统例如将恢复模式M0与D1状态进行关联，将恢复模式M1与D2状态进行关联，以及将恢复模式M2与D3状态进行关联。
[0153] 这里，将解释恢复模式M1和恢复模式M2之间的差异。
[0154] 如果不执行发送/接收数据的数据传输速率(范围)的改变，则选择恢复模式M1。在这种情况下，用于锁定PLL电路和CDR电路的输出频率的控制电压不会显著改变。因此，通过如图3和4所示的高速PLL电路24和高速CDR电路25，可以在特定时间段内恢复，并且可以选择恢复模式M1。
[0155] 如果执行发送/接收数据的数据传输速率(范围)的改变，则选择恢复模式M2。也就是说，在图1至6的接口系统中，PLL电路和CDR电路的输出频率(数据传输速率)在某些情况下可被改变，其中用于锁定PLL电路和CDR电路的输出频率的控制电压显著改变。因此，在特定时间段内恢复到活动状态是不可能的，并且选择恢复模式M2。
[0156] STBH信号是DC电平信号，其中高电平电压被施加到数据传输线31的正信号线(lane+)，低电平电压被施加到数据传输线31的负信号线(lane-)。也就是说，STBH信号表示选通(STB)信号，通过该信号将高电平电压施加到lane+，并且信号线对(lane+和lane-)的电压不会在时间上改变。
[0157] 一旦接收到命令GO_DS并且随后检测到STBH信号，设备20便进入休眠状态S_d0或S_d1(图7的路径A或A')。此外，在检测到STBH信号之后，设备20将STBH信号(指示从主机10接收STBH信号的响应)输出到数据传输线32。主机10可以通过检查经由数据传输线32从设备20发送的STBH信号来确认设备20转换到休眠状态S_d0或S_d1。
[0158] 注意，LIDL是使用数据传输线32维持数据传输的同步的信号。此外，设备20可以在接收到命令GO_DS之后将命令GO_DS(指示命令GO_DS的接收的响应)输出到数据传输线32。
[0159] 这里，在向休眠状态S_d0的转换(图10A)中，主机10继续将参考时钟RCLK输出到参考时钟传输线30。另一方面，在向休眠状态S_d1的转换(图10B)中，主机10停止向设备20提供参考时钟RCLK。
[0160] 也就是说，在休眠状态S_d0中，参考时钟传输线30处于活动状态，并且数据传输线31和32处于非活动状态(EIDL)。处于非活动状态的传输线31和32中的每一者的信号线对(lane+和lane-)都被设定为地电压Vss。
[0161] 此外，在休眠状态S_d1中，参考时钟传输线30以及数据传输线31和32都处于非活动状态(EIDL)。处于非活动状态的传输线30、31和32中的每一者的信号线对(lane+和lane-)都被设定为地电压Vss。
[0162] [从休眠状态到活动状态的转换(模式M0)]
[0163] 图12示出了在模式M0下返回到活动状态的示例。
[0164] 在休眠状态(时间t0到t1)S_d0中，参考时钟传输线30处于活动状态(RCLK_Active)，并且参考时钟RCLK被提供给设备20。另一方面，数据传输线31和32处于非活动状态(EIDL)。
[0165] 首先，主机10将STBL信号输出到数据传输线31，以指令设备20转换(改变)到活动状态S_active。随后，主机10将SYN信号输出到数据传输线31。在检测到STBL信号和SYN信号之后，设备20立即转换(改变)到活动状态S_active(图7的路径D')。
[0166] 这里，STBL信号和SYN信号限定从指令设备20向活动状态S_active转换(改变)到锁定PLL电路和CDR电路(直到内部时钟CLK0和CLK1同步)的特定时间段(时间t1到t5)。
[0167] 也就是说，在模式M0下，在主机10和设备20之间不执行用于检查发送/接收数据的数据传输是否变为可能的握手检查。这是因为，如上所述，在休眠状态S_d0下参考时钟RCLK被提供并且PLL电路处于操作状态，而且直到锁定PLL电路和CDR电路为止(即，直到内部时钟CLK0和CLK1中的每一者的同步被建立为止)所需的特定时间段短且稳定。
[0168] 因此，设备20转换到活动状态S_active，其中在确认转换到活动状态S_active之后的特定时间段之后，在主机10和设备20之间的发送/接收数据(分组数据)PKT的数据传输变为可能，无需执行握手检查。
[0169] [从休眠状态到活动状态的转换(模式M1)]
[0170] 图13示出了在模式M1下返回到活动状态的示例。
[0171] 在休眠状态(时间t0到t1)S_d1中，传输线30、31和32处于非活动状态(EIDL)。
[0172] 首先，主机10将STBL信号输出到数据传输线31，以指令设备20转换(改变)到活动状态S_active。随后，主机10将SYN信号输出到数据传输线31。此外，主机10将参考时钟RCLK输出到参考时钟传输线30。
[0173] 在检测到STBL信号和SYN信号之后，设备20立即转换(改变)到活动状态S_active(图7的路径D)。
[0174] 这里，STBL信号和SYN信号限定从指令设备20向活动状态S_active转换(改变)到锁定PLL电路和CDR电路(直到内部时钟CLK0和CLK1同步)的特定时间段(时间t1到t5)。
[0175] 也就是说，在模式M1下，同样不在主机10和设备20之间执行用于检查发送/接收数据的数据传输是否变为可能的握手检查。这是因为，如上所述，通过高速PLL电路和高速CDR电路，即使参考时钟RCLK在休眠状态S_d1中停止，直到锁定这些PLL和CDR电路为止(即，直到内部时钟CLK0和CLK1中的每一者的同步被建立为止)所需的特定时间段也是短且稳定的。
[0176] 因此，设备20转换到活动状态S_active，其中在确认转换到活动状态S_active后的特定时间段之后，在主机10和设备20之间的发送/接收数据(分组数据)PKT的数据传输变为可能，无需执行握手检查。
[0177] 在模式M1下，如同在模式M0下，可以执行向活动状态S_active的快速恢复，除此之外，由于参考时钟RCLK在休眠状态S_d1中停止，因此，例如，与模式M0相比，可以更有效地降低接口系统在省电模式下的功耗。
[0178] [从休眠状态到活动状态的转换(模式M2)]
[0179] 图14示出了在模式M2下返回到活动状态的示例。
[0180] 在休眠状态(时间t0到t1)S_d1中，传输线30、31和32处于非活动状态(EIDL)。
[0181] 首先，主机10将STBL信号输出到数据传输线31，以指令设备20转换(改变)到活动状态S_active。此外，主机10将参考时钟RCLK输出到参考时钟传输线30。
[0182] 在检测到STBL信号时，设备20转换到链路检查状态(时间t1到t6)S_link，以在转换到活动状态之前检查内部时钟CLK0的同步和内部时钟CLK1的同步(图7的路径B)。链路检查状态S_link是握手检查状态，以检查在主机10和设备20之间的发送/接收数据的数据传输是否变为可能。
[0183] 在确认内部时钟CLK0的同步的建立之后，设备20向数据传输线32输出STBL信号(握手响应)。主机10可以通过检查经由数据传输线32从设备20发送的STBL信号来确认在设备20中内部时钟CLK0的同步的建立。
[0184] 在确认STBL信号的握手(即，内部时钟CLK0的同步的建立)之后，主机10将SYN信号输出到数据传输线31。
[0185] 在使用SYN信号建立内部时钟CLK1的同步之后，设备20将SYN信号(握手响应)输出到数据传输线32。主机10可以通过检查经由数据传输线32从设备20发送的SYN信号来确认设备20中内部时钟CLK1的同步的建立。
[0186] 主机10确认设备20中内部时钟CLK0和CLK1的同步的建立，并且设备20转换到活动状态S_active，在该活动状态S_active中，在主机10和设备20之间的发送/接收数据(分组数据)PKT的数据传输变为可能(图7的路径C)。
[0187] (存储卡系统)
[0188] 图15示出了该实施例可以被应用于的存储卡系统的示例。
[0189] 主机10和设备20通过传输线(lane+和lane-)30、31和32而被彼此连接。主机10是电子设备，例如个人计算机、数码相机、智能电话或平板计算机。设备20是诸如存储卡之类的存储设备。
[0190] 主机10包括设备接口12、发送器27'、接收器23'、控制器11、随机存取存储器(RAM)33和总线34。如果主机10仅具有数据传输功能，则主机10中的接收器23'可以省略。
[0191] 设备20包括主机接口22、发送器27、接收器23、控制器21、非易失性存储器35和总线36。非易失性存储器35例如是NAND闪速存储器。非易失性存储器可以包括二维结构的存储单元或三维结构的存储单元。
[0192] 图1至6的接口系统被应用于例如设备20中的主机接口22。因此，可以降低设备20消耗的功率，并且可以使设备20从休眠状态快速恢复到活动状态。
[0193] (结论)
[0194] 根据上文可以理解，在本发明的实施例中，增加一种新模式，在该新模式下，当设备转换(改变)到休眠状态时停止参考时钟的提供，并且当设备返回到活动状态时省略主机和设备之间的握手，因此，可以实现其中待机功耗最小化并且可以快速恢复的接口系统。
[0195] 虽然已经描述了特定实施例，但是这些实施例仅作为示例给出，并且不旨在限制本发明的范围。实际上，本文中描述的新颖实施例可以以各种其它形式体现；此外，在不脱离本发明的精神的情况下，可以对本文中描述的实施例的形式进行各种省略、替换和改变。所附权利要求及其等同物旨在涵盖落入本发明的范围和精神内的这些形式或修改。
