[0003] 本发明一般来说涉及存储器，且特定来说，在一或多个实施例中，本发明涉及在电 力管理中利用循环式计数器的设备。

[0004] 存储器装置通常经提供作为计算机或其它电子装置中的内部半导体集成电路装置。 存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随 机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。

[0005] 快闪存储器装置已发展成用于宽广范围的电子应用的非易失性存储器的普遍来源。 快闪存储器装置通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器 单元。经由电荷存储结构(例如，浮动栅极或电荷陷阱)的编程(其通常称为写入)或其它物 理现象(例如，相变或极化)，所述存储器单元的阈值电压的改变确定每一单元的数据值。 快闪存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播 放器、蜂窝式电话、固态驱动器及可装卸式存储器模块，且所述用途正成长。

[0006] 电力消耗通常是存储器装置的设计及使用中的重要考虑因素。当多个存储器装置同 时操作时可出现问题。此类问题可包含超过电力消耗规格及/或可用性。

[0007] 出于上述原因，且出于所属领域的技术人员在阅读及理解本说明书后即刻将明了的 下述其它原因，此项技术中需要管理电力的替代方法及用以执行此类方法的设备。

[0031] 在以下详细描述中，参考形成本文的部分的附图，且附图中以图解说明的方式展示 特定实施例。在图式中，相同参考编号遍及数个视图描述实质上类似组件。可利用其它 实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。因此，不应在 限制意义上理解以下详细描述。

[0032] 存储器装置存取操作(例如，写入操作、读取操作或擦除操作)具有变化电流，且因 此遍及整个操作需要电力。允许电子系统的多个存储器装置同时继续进行存取操作可超 过电力可用性，例如当过多装置正执行存取操作时。

[0033] 各种技术已用于管理含有多个存储器装置(例如，裸片、模块及/或封装)的存储器系 统的电力消耗，其中的许多技术依赖于存储器控制器来使存储器装置的活动性交错，试 图避免在一个以上存储器装置中同时执行存取操作的高电力部分。序列号为61/749,768 的美国临时专利申请案中论述这些技术中的数者(例如，参见第12到17页)。

[0034] 本文中所描述的各种实施例促进多个设备当中的电力管理而无需外部控制器介入。 在具有峰值电力管理的多裸片操作中，每一裸片可被赋予能够参与一序列操作的机会。 即使在某些裸片已在编程或读取的过程中时开始新写入或读取操作，仍可维持峰值电力 控制序列，使得裸片可被赋予在所述序列内继续进行的机会。在各种实施例中，多裸片 封装中的一个裸片可形成用于维持多个裸片之间的裸片优先级的时钟，且其它裸片可共 享此时钟。时钟启用信号可在这些裸片之间共享以指示所述裸片中的一者何时处于操作 的高电流需求部分中，以在所述裸片中的一者处于操作的高电流需求部分中时停止(例 如，停用)时钟，及在所述裸片中无一者处于操作的高电流需求部分中时恢复(例如，启 用)时钟。

[0035] 图1是根据一实施例的作为第三设备(呈电子系统的形式)的部分的与第二设备(呈处 理器130的形式)通信的第一设备(呈存储器装置100的形式)的简化框图。电子系统的一 些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录 器、游戏、电器、交通工具、无线装置、蜂窝式电话及类似物。处理器130可为存储器 控制器或其它外部主机装置。

[0036] 存储器装置100包含在逻辑上布置成若干行及若干列的存储器单元阵列104。逻辑 行的存储器单元通常耦合到相同存取线(共同称为字线)，而逻辑列的存储器单元通常选 择性地耦合到相同数据线(共同称为位线)。单个存取线可与一个以上存储器单元逻辑行 相关联，且单个数据线可与一个以上逻辑列相关联。存储器单元阵列104的至少一部分 的存储器单元(图1中未展示)能够经编程到至少两个数据状态中的一者。

[0037] 行解码电路108及列解码电路110经提供以解码地址信号。地址信号经接收及解码 以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路112以管理 命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输 出。地址寄存器114与I/O控制电路112及行解码电路108以及列解码电路110通信以 在进行解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑116通 信以锁存传入命令。

[0038] 内部控制器(例如，控制逻辑116)响应于命令而控制对存储器单元阵列104的存取 且产生外部处理器130的状态信息，即，控制逻辑116经配置以执行存取操作。控制逻 辑116与行解码电路108及列解码电路110通信以响应于地址而控制行解码电路108及 列解码电路110。

[0039] 控制逻辑116还与高速缓冲存储器寄存器118通信。高速缓冲存储器寄存器118如 控制逻辑116所引导而锁存传入或传出数据以在存储器单元阵列104正忙于分别写入或 读取其它数据时暂时地存储数据。在写入操作(例如，编程操作)期间，将数据从高速缓 冲存储器寄存器118传递到数据寄存器120以供传送到存储器单元阵列104；接着将来 自I/O控制电路112的新数据锁存于高速缓冲存储器寄存器118中。在读取操作期间， 将数据从高速缓冲存储器寄存器118传递到I/O控制电路112以供输出到外部处理器 130；接着将新数据从数据寄存器120传递到高速缓冲存储器寄存器118。状态寄存器 122与I/O控制电路112及控制逻辑116通信以锁存状态信息以供输出到处理器130。

[0040] 存储器装置100经由控制链路132在控制逻辑116处从处理器130接收控制信号。 所述控制信号可至少包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE及写 入启用WE#。取决于存储器装置100的性质，可经由控制链路132进一步接收额外控制 信号(未展示)。存储器装置100经由多路复用输入/输出(I/O)总线134从处理器130接收 命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)且经由I/O总线 134将数据输出到处理器130。

[0041] 举例来说，经由输入/输出(I/O)总线134的I/O引脚[7:0]在I/O控制电路112处接收 命令并将所述命令写入到命令寄存器124中。经由总线134的输入/输出(I/O)引脚[7:0] 在I/O控制电路112处接收地址并将所述地址写入到地址寄存器114中。经由8位装置 的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]在I/O控制电路112 处接收数据并将所述数据写入到高速缓冲存储器寄存器118中。随后将所述数据写入到 数据寄存器120中以用于对存储器单元阵列104进行编程。对于另一实施例，可省略高 速缓冲存储器寄存器118，且将数据直接写入到数据寄存器120中。还经由8位装置的 输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]输出数据。

[0042] 所属领域的技术人员将了解，可提供额外电路及信号，且图1的存储器装置已经简 化。应认识到，可能未必需要将参考图1所描述的各种块组件的功能性隔离以区分集成 电路装置的组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执 行图1的一个以上块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组 件部分以执行图1的单个块组件的功能性。

[0043] 另外，尽管根据用于各种信号的接收及输出的通俗惯例而描述特定I/O引脚，但应 注意，可在各种实施例中使用I/O引脚的其它组合或数目。

[0044] 给定处理器130可与一或多个存储器装置100(例如，裸片)通信。图2是根据另一 实施例的作为电子系统的部分与主机240通信的设备(呈存储器模块201的形式)的简化 框图。存储器装置100及处理器130可如参考图1所描述。虽然存储器模块(例如，封 装)201经描绘具有四个存储器装置100(例如，裸片)，但存储器模块可具有一或多个存 储器装置100。

[0045] 由于处理器130(例如，存储器控制器)介于主机240与存储器装置100之间，因此 主机240与处理器130之间的通信可涉及不同于处理器130与存储器装置100之间所使 用的那些通信链路的通信链路。举例来说，存储器模块201可为固态驱动器(SSD)的嵌 入式多媒体卡(eMMC)。根据现有标准，与eMMC的通信可包含用于传送数据的数据链 路242(例如，8位链路)、用于传送命令及装置初始化的命令链路244及提供用于同步化 数据链路242及命令链路244上的传送的时钟信号的时钟链路246。处理器130可自主 处置许多活动，例如错误校正、缺陷块的管理、损耗均衡及地址转换。

[0046] 图3是根据一实施例的多裸片封装302的表示的透视图。多裸片封装302经描绘为 包含四个裸片100(即，对应于裸片0到裸片3的1000到1003)，但多裸片封装可具有更 少或更多的此类裸片。裸片100中的每一者以及封装302可包含节点304(例如，垫)以 用于提供就绪/忙碌控制信号RB#。就绪/忙碌控制信号可用于向主机装置或向多裸片封 装302中的裸片100指示裸片100中的一或多者是否正忙于执行操作。如此，可共同连 接节点304。裸片100中的每一者以及封装302可包含节点306以用于提供输入/输出(I/O) 信号。应注意，每一节点306可表示一个以上物理节点，例如，用于裸片100中的每一 者及多封装302的图1的I/O总线134的每一信号的一个垫。可共同连接节点306。裸 片100中的每一者以及封装302可包含节点308以用于提供控制信号。应注意，每一节 点308可表示一个以上物理节点，例如，用于裸片100中的每一者及多封装302的图1 的控制链路132的每一信号的一个垫。可共同连接节点308。裸片100中的每一者以及 封装302可包含节点310以用于提供时钟启用信号HC#。时钟启用信号HC#可在裸片 100之间且与主机装置共享以指示裸片100中的一者何时处于操作的峰值电流需求部分 中。可共同连接节点310。裸片100中的每一者可包含节点
312以用于提供内部时钟信 号ICLK。时钟信号可在裸片100之间共享。将参考后续图描述时钟信号的使用。可在 裸片100当中共同连接节点312，但不需要将所述节点连接到多裸片封装。

[0047] 图4是根据一实施例的包含四个裸片100(例如，1000到1003)的多裸片封装302的 示意性表示。经由时钟信号线422在裸片100之间共同共享时钟信号ICLK。经由时钟 启用信号线424在裸片100之间共同共享时钟启用信号HC#。例如通过经由电阻器 416(有时统称为弱上拉电阻器，或简称为上拉电阻器)将时钟启用信号线424连接到经耦 合以接收供应电压(例如Vcc)的电压供应节点414，通常可将时钟启用信号HC#拉动到 特定状态(例如，经拉动为高)。

[0048] 经由就绪/忙碌控制信号线426在裸片100之间共同共享就绪/忙碌控制信号RB#。 例如通过经由电阻器420将就绪/忙碌控制信号线426连接到电压供应节点418，通常可 将就绪/忙碌控制信号RB#拉动到特定状态(例如，经拉动为高)。裸片100中的每一者进 一步共同连接到控制链路132及I/O总线134。

[0049] 图5是根据一实施例展示图4中所描绘的类型的多裸片封装的操作的时序图的一个 实例。在此实例中，每一裸片中的存取操作可在进入高电流需求周期之前在一或多个指 定点处暂停，且将仅当循环式计数器的值匹配经指派到所述裸片的计数器数值时检查其 是否可进入高电流需求周期。如果检查确定循环式计数器的值匹配经指派到等待进入其 高电流需求周期的裸片的计数器数值，那么将暂停时钟信号ICLK的产生，借此暂停循 环式计数器。因此，由于可将循环式计数器维持于对应于当前正执行其高电流需求部分 的裸片的值处而可防止其余裸片进入其高电流需求周期。

[0050] 在图5的实例中，裸片1000/1001/1002/1003可分别被指派计数器数值0/1/2/3。可通 过MDS引脚或在于每一裸片的初始化期间设定裸片的特征时在指派步骤期间指派所述 裸片的计数器数值。举例来说，在写入操作、读取操作及擦除操作期间可利用峰值电力 管理，其中高电流需求的周期可为共同的。举例来说，将用于存取操作(例如，写入操作 或读取操作)的存取线预充电可被视为存取操作的高电流需求部分。其它存取操作也可从 此峰值电力管理获益。如本文中所使用，高电流需求并不是指任一特定电流电平。而是， 所述术语将指裸片的操作周期，其中在所述周期期间期望限定共同共享时钟信号ICLK 的其它裸片的电流使用。

[0051] 参考图5，在时间t1处，就绪/忙碌控制信号RB#转变到逻辑低，指示裸片中的至 少一者正忙于执行操作。在时钟启用信号HC#处于逻辑高的情况下，内部时钟信号ICLK 开始。响应于时钟信号ICLK，循环式计数器(稍后更详细描述)开始计数。在时间t2之 前，裸片
1003可在进入所述裸片的高电流需求周期之前达到存取操作中的指定点，且因 此可暂停所述存取操作。举例来说，裸片的控制器可经配置(例如，经编码)以致使所述 存取操作在执行所述存取操作的被视为高电流需求部分的一部分之前在或多个指定点 处暂停，且等待其可继续进行的后续指示。当循环式计数器在时间t2处达到对应于经指 派到裸片1003的计数器数值的值时，裸片1003中的控制器(假设所述裸片的存取操作在 其指定点中的一者处暂停，等待执行高电流需求部分)将使时钟启用信号HC#转变到逻 辑低，借此暂停时钟信号ICLK的产生且因此暂停循环式计数器。响应于裸片1003在时 间t3处完成操作的高电流需求部分，裸片1003中的控制器将使时钟启用信号HC#转变 到逻辑高，借此恢复时钟信号ICLK的产生且因此恢复循环式计数器。类似地，在时间 t4之前，裸片1001可在进入所述裸片的高电流需求周期之前达到存取操作中的指定点， 且因此可暂停其存取操作。当循环式计数器在时间t4处达到对应于经指派到裸片1001的计数器数值的值时，裸片1001中的控制器(假设所述裸片的存取操作在其指定点中的 一者处暂停，等待执行高电流需求部分)将使时钟启用信号HC#转变到逻辑低，借此暂 停时钟信号ICLK的产生，且因此暂停循环式计数器。响应于裸片1001在时间t5处完成 操作的高电流需求部分，裸片1001中的控制器将使时钟启用信号HC#转变到逻辑高，借 此恢复时钟信号ICLK的产生，且因此恢复循环式计数器。在时间t6处，就绪/忙碌控 制信号RB#转变到逻辑高，指示裸片1000到1003中无一者正忙于执行任一存取操作。 此就绪/忙碌控制信号RB#可用于不仅停止时钟信号ICLK的产生，而且用于使循环式计 数器的值复位。

[0052] 应注意，控制器可经配置以导致就绪/忙碌控制信号RB#及时钟启用信号HC#的转 变，如所描述。举例来说，控制器可经配置以导致存取操作以致使裸片的电路在存取操 作开始时转变就绪/忙碌控制信号RB#，且致使其在存取操作结束时被裸片释放。类似地， 控制器可经配置以导致存取操作以致使裸片的电路在所述存取操作在高电流需求周期 之前在其指定点中的一者处暂停时响应于计数器值与经指派计数器数值之间的匹配而 转变时钟启用信号HC#，且致使其在存取操作的对应于高电流需求周期的一部分完成时 被释放。应进一步注意，尽管控制器可在其相应裸片内导致动作以导致就绪/忙碌控制信 号RB#的转变，但就绪/忙碌控制信号RB#可能已具有控制器所寻求的由于共享就绪/忙 碌控制信号RB#的一些其它裸片中的动作所致的逻辑电平。

[0053] 图6是根据一实施例展示图4中所描绘的类型的多裸片封装的操作的时序图的另一 实例。还在此实例中，裸片1000/1001/1002/1003可分别被指派计数器数值0/1/2/3。图6 描绘其中存取操作在裸片0中起始，后续接着裸片1中的存取操作的起始，接着后续接 着裸片2中的存取操作的起始的实例。裸片3展示在此实例期间无任何计划操作。裸片 0的存取操作具有用于暂停存取操作直到循环式计数器的值匹配裸片0的计数器数值为 止的三个指定点628，即，628a、628b及628c。裸片1的存取操作具有用于暂停存取操 作直到循环式计数器的值匹配裸片1的计数器数值为止的一个指定点628，即，点628a。 裸片2的存取操作具有用于暂停存取操作直到循环式计数器的值匹配裸片2的计数器数 值为止的三个指定点628，即，628a、628b及628c。指定点628表示其相应存取操作内 的在进入所述存取操作的高电流需求部分之前的点。举例来说，裸片0及裸片2的存取 操作可为相同存取操作，且可因此具有相同指定点628(即，指定点发生于存取操作的相 同点处而不考虑其上正继续进行存取操作的裸片)。举例来说，裸片0及裸片2的存取操 作可为编程操作，而裸片1的存取操作可为读取操作。在图6中，裸片0、裸片1及裸 片2的存取操作及就绪/忙碌控制信号RB#(经标记为“(计划的)”)的时序轨迹表示计划 时序，即，在不考虑电流需求的情况下如果允许每一裸片继续进行其存取操作，那么存 取操作可如何继续进行。类似地，裸片0、裸片1及裸片2的存取操作及就绪/忙碌控制 信号RB#(经标记为“(实际)”)的时序轨迹表示预期时序，即，当裸片暂停其存取操作 时存取操作可如何继续进行，例如参考图5所描述。因此，尽管通过本文中所描述的方 法促进峰值电力管理，但存取操作的实际时序可因此超过那些操作的计划时序。

[0054] 连同图6一起，裸片0的存取操作将在达到其指定点628a后即刻暂停，且将在循 环式计数器的值达到匹配计数器值(即，0)时恢复。当值匹配时，时钟启用信号HC#将在 裸片0中转变(例如，下拉)成逻辑低以停止时钟信号ICLK的产生，且因此在存取操作 在其点630a处继续进行时停止循环式计数器。时钟启用信号HC#将接着在存取操作的 对应于其指定点628a的高电流需求部分已完成时在裸片0中转变(例如，释放)成逻辑高， 从而允许时钟信号ICLK及循环式计数器恢复。裸片0的存取操作将在达到其指定点 628b后再次即刻暂停，且将在循环式计数器的值达到匹配计数器值(即，0)时恢复。当 值匹配时，时钟启用信号HC#将在裸片0中转变(例如，下拉)成逻辑低以停止时钟信号ICLK的产生，且因此在存取操作在其点630b处继续进行时停止循环式计数器。时钟启 用信号HC#将接着在存取操作的对应于其指定点628b的高电流需求部分已完成时在裸 片0中转变(例如，释放)成逻辑高，从而允许时钟信号ICLK及循环式计数器恢复。且 裸片0的存取操作将在达到其指定点628c后再次即刻暂停，且将在循环式计数器的值 达到匹配计数器值(即，0)时恢复。当值匹配时，时钟启用信号HC#将在裸片0中转变(例 如，下拉)成逻辑低以停止时钟信号ICLK的产生，且因此在存取操作在其点630c处继 续进行时停止循环式计数器。时钟启用信号HC#接着将在对应于其指定点628c的存取 操作的高电流需求部分已完成时在裸片0中转变(例如，释放)成逻辑高，允许时钟信号 ICLK及循环式计数器恢复。

[0055] 裸片1的存取操作将在达到其指定点628a时暂停，且将在循环式计数器的值达到 匹配计数器值(即，1)时恢复。当值匹配时，时钟启用信号HC#将在裸片1中转变(例如， 下拉)成逻辑低以停止时钟信号ICLK的产生吗，且因此当存取操作在其点630a处继续 进行时停止循环式计数器。时钟启用信号HC#将接着在存取操作的对应于其指定点628a 的高电流需求部分已完成时在裸片1中转变(例如，释放)成逻辑高，从而允许时钟信号 ICLK及循环式计数器恢复。

[0056] 裸片2的存取操作将在达到其指定点628a后即刻暂停，且将在循环式计数器的值 达到匹配计数器值(即，2)时恢复。当值匹配时，时钟启用信号HC#将在裸片2中转变(例 如，下拉)成逻辑低以停止时钟信号ICLK的产生，且因此在存取操作在其点630a处继 续进行时停止循环式计数器。时钟启用信号HC#将接着在存取操作的对应于其指定点 628a的高电流需求部分已完成时在裸片2中转变(例如，释放)成逻辑高，从而允许时钟 信号ICLK及循环式计数器恢复。裸片2的存取操作将在达到其指定点628b后再次即刻 暂停，且将在循环式计数器的值达到匹配计数器值(即，2)时恢复。当值匹配时，时钟启 用信号HC#将在裸片2中转变(例如，下拉)成逻辑低以停止时钟信号ICLK的产生，且 因此在存取操作在其点630b处继续进行时停止循环式计数器。时钟启用信号HC#将接 着在存取操作的对应于其指定点628b的高电流需求部分已完成时在裸片2中转变(例如， 释放)成逻辑高，从而允许时钟信号ICLK及循环式计数器恢复。且裸片2的存取操作将 在达到其指定点628c后再次即刻暂停，且将在循环式计数器的值达到匹配计数器值(即， 2)时恢复。当值匹配时，时钟启用信号HC#将在裸片2中转变(例如，下拉)成逻辑低以 停止时钟信号ICLK的产生，且因此在存取操作在其点630c处继续进行时停止循环式计 数器。时钟启用信号HC#将接着在存取操作的对应于其指定点628c的高电流需求部分 已完成时在裸片2中转变(例如，释放)成逻辑高，从而允许时钟信号ICLK及循环式计 数器恢复。

[0057] 以前述方式，可通过以下操作来减轻(例如，消除)同时发生的高电流需求周期：在 每一裸片的指定点处暂停存取操作，当循环式计数器值匹配经指派到特定裸片的指定计 数器数值时继续进行对所述裸片的存取操作，及在所述裸片忙于存取操作的高电流需求 部分时停止循环式计数器。虽然避免同时发生的高电流需求周期，但含有裸片0到裸片 3的封装将保持忙碌较久，如通过将计划就绪/忙碌控制信号RB#的时序轨迹与实际就绪 /忙碌控制信号RB#的时序轨迹进行比较可发现。

[0058] 图7是根据一实施例的用于产生时钟启用信号HC#的电路的简化示意图。如图7中 所描绘，四个裸片1000到1003经由时钟启用信号线424共同共享时钟启用信号HC#。 举例来说，可通常使用电压供应节点414及电阻器416将时钟启用信号HC#拉动到逻辑 高。针对裸片1000到1003中的每一者，经耦合以接收参考电位(例如接地或Vss)的另一 电压供应节点(例如参考电位节点734)可经由开关(例如，晶体管732)选择性地连接到时 钟启用信号线424，每一晶体管具有经耦合以接收控制信号的控制栅极。举例来说，裸 片1000可使其晶体管732的控制栅极耦合以接收控制信号G0，裸片1001可使其晶体管 732的控制栅极耦合以接收控制信号G1，裸片1002可使其晶体管732的控制栅极耦合 以接收控制信号G2，及裸片
1003可使其晶体管732的控制栅极耦合以接收控制信号G3。 这些控制信号经产生(例如，由裸片的控制器)以在其相应裸片100已进入存取操作的高 电流需求部分时(例如，响应于在所述裸片100的存取操作在指定点中的一者处暂停时循 环式计数器的计数器值匹配所述裸片100的经指派计数器值)激活其相应晶体管732。作 为一实例，用于晶体管732的栅极的控制信号可通常为逻辑低以去激活所描绘的n型场 效应晶体管(n-FET)，且可在其相应裸片100的高电流需求周期期间转变成逻辑高。如此， 当激活晶体管732时，时钟启用信号线
424的电压电平将被拉动到逻辑低，且时钟启用 信号线424的电压电平将在未激活晶体管
732中的任一者时被拉动回到逻辑高。

[0059] 图8是根据一实施例的用于产生内部时钟信号ICLK及循环式计数器的计数的电路 的简化示意图。如图8中所描绘，四个裸片1000到1003经由时钟信号线422共同共享 时钟信号ICLK。每一裸片100经描绘为包含时钟计数器(即，循环式计数器)836、时钟 产生器838、输出缓冲器840及输入缓冲器842。输出缓冲器840(例如，时钟输出)使其 输出连接到时钟信号线422，而输入缓冲器842使其输入连接到时钟信号线422。经加 粗区段表示电路的可在就绪/忙碌控制信号RB#为逻辑低时(针对一些实施例，即使在裸 片1000到1003中的任一者处于备用模式中的情况下)针对相应裸片1000到1003中的每一 者为作用的部分。针对图8的实例，裸片1000经指定用于产生时钟信号ICLK，同时， 用于其余裸片100的时钟产生器838为非作用的。

[0060] 循环式计数器836中的每一者经连接以直接从其对应时钟产生器838(例如在裸片 1000的情况中)或从其输入缓冲器842(例如在裸片1001到1003的情况中)接收时钟信号 ICLK。以此方式，循环式计数器836中的每一者可在各自依据相同时钟信号ICLK(即， 由裸片1000的时钟产生器838产生的时钟信号ICLK)操作时保持同步。

[0061] 图9是根据一实施例的包含八个裸片100(例如，1000到1007)的多裸片封装的示意 性表示。经由时钟信号线422在裸片100之间共同共享时钟信号ICLK。裸片1000到1003可为封装3020的部分(例如图3中所描绘)，且裸片1004到1007可为另一封装3021的部 分，其中共同连接时钟信号线422。虽然经描绘为两个封装302，但由于这些封装302 共享控制链路132及I/O总线134，因此其可被认为是单个多裸片封装。

[0062] 裸片1000到1007中的一者将经指定以产生时钟信号ICLK。经由时钟启用信号线424 在裸片100之间共同共享时钟启用信号HC#。例如通过经由电阻器416将时钟启用信号 线424连接到电压供应节点414，通常可将时钟启用信号HC#拉动到特定状态(例如，经 拉动为高)。经由就绪/忙碌控制信号线426在裸片100之间共同共享就绪/忙碌控制信号 RB#。例如通过经由电阻器420将就绪/忙碌控制信号线426连接到电压供应节点418， 通常可将就绪/忙碌控制信号RB#拉动到特定状态(例如，经拉动为高)。裸片100中的每 一者进一步共同连接到控制链路132及I/O总线134。针对此实例，用于裸片100中的 每一者的循环式计数器可从0计数到7。

[0063] 图10是根据一实施例的包含四个封装302(各自包含四个裸片100)的多裸片封装的 示意性表示。经由时钟信号线422在封装302的裸片100之间共同共享时钟信号ICLK。 封装302中的一者的裸片100中的一者将经指定以产生时钟信号ICLK。举例来说，封 装3020的裸片1000可经如此指定。经由时钟启用信号线424在裸片100之间共同共享 时钟启用信号HC#。例如通过经由电阻器416将时钟启用信号线424连接到电压供应节 点414，通常可将时钟启用信号HC#拉动到特定状态(例如，经拉动为高)。经由就绪/忙 碌控制信号线426在裸片100之间共同共享就绪/忙碌控制信号RB#。例如通过经由电阻 器420将就绪/忙碌控制信号线426连接到电压供应节点418，通常可将就绪/忙碌控制信 号RB#拉动到特定状态(例如，经拉动为高)。针对此实例，用于裸片100中的每一者的 循环式计数器可从0计数到15。封装3020到3023中的每一者可分别接收芯片启用信号 CE1#到CE4#(例如，芯片启用信号
4320到4323)中的一者。

[0064] 图11是根据一实施例在概念上展示特定裸片100(例如封装3020的裸片1000)可如何 经指定以提供时钟信号ICLK的时序图。举例来说，在施加电力(例如，Vcc)后，芯片启 用信号CE1#到CE4#中的每一者可即刻转变为低，以使得裸片100能够接收命令及参数。 初始化命令(例如，FFh)可经提供以在裸片100中的每一者上开始初始化例程。在初始化 例程完成之后，封装302中的一者的芯片启用信号(例如，芯片启用信号CE1#)可再次转 变为低同时其余芯片启用信号CE2#到CE4#保持为高，借此使得封装3020的裸片100 能够接收命令及参数。随后，设定特征命令(EFh/FA)及参数(P1到P4)可向封装3020的 裸片1000指示其将产生时钟信号ICLK，且激活对应电路以如此操作(例如，激活图8的 裸片1000的经加粗电路)。其余裸片100(例如，封装3020的裸片1001到1003及封装3021到3023的裸片1000到1003)可默认不产生时钟信号ICLK，而替代地激活对应电路以从 时钟信号线422接收时钟信号ICLK(例如，激活图8的裸片1001到1003的经加粗电路)。

[0065] 图12是根据一实施例的两个多裸片封装(各自包含两个封装302，且每一封装302 包含四个裸片100)的示意性表示。经由时钟信号线422a在封装3020及3021的裸片100 之间共同共享时钟信号ICLK0。封装3020及3021中的一者的裸片100中的一者将经指 定以产生时钟信号ICLK0。举例来说，封装3020的裸片1000可经如此指定。经由时钟 信号线422b在封装3022及3023的裸片100之间共同共享时钟信号ICLK1。封装3022及3023中的一者的裸片100中的一者将经指定以产生时钟信号ICLK1。举例来说，封装 3022的裸片1000可经如此指定。

[0066] 经由时钟启用信号线424a在封装3020及3021的裸片100之间共同共享时钟启用信 号HC0#。例如通过经由电阻器416a将时钟启用信号线424a连接到电压供应节点414a， 通常可将时钟启用信号HC0#拉动到特定状态(例如，经拉动为高)。经由时钟启用信号线 424b在封装3022及3023的裸片100之间共同共享时钟启用信号HC1#。例如通过经由 电阻器416b将时钟启用信号线424b连接到电压供应节点414b，通常可将时钟启用信号 HC1#拉动到特定状态(例如，经拉动为高)。

[0067] 经由就绪/忙碌控制信号线426a在封装3020及3021的裸片100之间共同共享就绪/ 忙碌控制信号RB0#。例如通过经由电阻器420a将就绪/忙碌控制信号线426a连接到电 压供应节点418a，通常可将就绪/忙碌控制信号RB0#拉动到特定状态(例如，经拉动为 高)。经由就绪/忙碌控制信号线426b在封装3022及3023的裸片100之间共同共享就绪/ 忙碌控制信号RB1#。例如通过经由电阻器420b将就绪/忙碌控制信号线426b连接到电 压供应节点418b，通常可将就绪/忙碌控制信号RB1#拉动到特定状态(例如，经拉动为 高)。

[0068] 针对图12的实例，用于裸片100中的每一者的循环式计数器可从0计数到7。封装 3020到3023中的每一者可分别接收芯片启用信号CE1#到CE4#(例如，芯片启用信号4320到
4323)中的一者。

[0069] 图13是根据一实施例在概念上展示特定裸片100(例如封装3020及3022的裸片1000) 可如何经指定以提供其相应时钟信号ICLK0及ICLK1的时序图。举例来说，在施加电 力(例如，Vcc)后，芯片启用信号CE1#到CE4#中的每一者可即刻转变为低，以使得裸片 100能够接收命令及参数。可提供初始化命令(例如，FFh)以在裸片100中的每一者上开 始初始化例程。在初始化例程完成之后，封装302中的两者的芯片启用信号(例如，芯片 启用信号CE1#及CE3#)可再次转变为低，同时其余芯片启用信号CE2#及CE4#保持为 高，借此使得封装3020及3022的裸片100能够接收命令及参数。随后，设定特征命令 (EFh/FA)及参数(P1到P4)可向封装3020及3022的裸片1000指示其将产生其相应时钟信 号ICLK0及ICLK1，且激活对应电路以如此操作(例如，激活图8的裸片1000的经加粗 电路)。其余裸片100(例如，封装
3020及3022的裸片1001到1003及封装3021及3023的 裸片1000到1003)可默认不产生时钟信号，而替代地激活对应电路以从其相应时钟信号 线422a或422b接收其相应时钟信号ICLK0或ICLK1(例如，激活图8的裸片1001到1003的经加粗电路)。

[0070] 图14是根据一实施例的包含四个裸片100(例如，1000到1003)的多裸片封装302的 示意性表示。图14的多裸片封装302与图4的多裸片封装的不同之处在于时钟启用信 号线424及就绪/忙碌控制信号线426均未描绘为连接到上拉电阻器。在期望不依赖于用 于时钟启用信号线424的外部上拉电阻器的情况下，可使用此配置。举例来说，此可在 外部上拉电阻器不可用于就绪/忙碌控制信号线426的情况下有利于系统中的反向兼容 性。

[0071] 图15是根据一实施例的用于产生用于图14中所描绘的多裸片封装的类型的时钟启 用信号HC#的电路的简化示意图。如图15中所描绘，四个裸片1000到1003经由时钟启 用信号线424共同共享时钟启用信号HC#。时钟启用信号线424经由电阻器1516及开 关(例如，晶体管1515)选择性地连接到经耦合以接收供应电压(例如Vcc)的电压供应节 点1514，每一晶体管1515具有经耦合以接收控制信号的控制栅极。电阻器1516、晶体 管1515及电压供应节点1514可统称为弱上拉驱动器，或简称上拉驱动器。裸片1000可使其晶体管1515的控制栅极耦合以接收控制信号Puenb_die0，裸片1001可使其晶体 管1515的控制栅极耦合以接收控制信号Puenb_die1，裸片1002可使其晶体管1515的控 制栅极耦合以接收控制信号Puenb_die2，及裸片1003可使其晶体管1515的控制栅极耦 合以接收控制信号Puenb_die3。除非这些控制信号经指定以上拉时钟启用信号HC#，否 则其经产生以去激活其相应晶体管
1515。举例来说，在裸片1000经指定以通常将时钟 启用信号HC#拉动为高的情况下，其控制信号Puenb_die0可通常为低以激活其相应p 型场效应晶体管(p-FET)1515，而控制信号Puenb_die1、Puenb_die2及Puenb_die3可通 常为高以去激活其相应晶体管1515。

[0072] 针对裸片1000到1003中的每一者，经耦合以接收参考电位(例如接地或Vss)的另一 电压供应节点(例如参考电位节点734)可经由开关(例如，晶体管732)选择性地连接到时 钟启用信号线424，每一晶体管具有经耦合以接收控制信号的控制栅极。举例来说，裸 片1000可使其晶体管732的控制栅极耦合以接收控制信号G0，裸片1001可使其晶体管 732的控制栅极耦合以接收控制信号G1，裸片1002可使其晶体管732的控制栅极耦合 以接收控制信号G2，及裸片1003可使其晶体管732的控制栅极耦合以接收控制信号G3。 这些控制信号经产生(例如，由裸片的控制器)以在其相应裸片100已进入存取操作的高 电流需求部分时(例如，响应于在所述裸片100的存取操作在指定点中的一者处暂停时循 环式计数器的计数器值匹配所述裸片100的经指派计数器值)激活其相应晶体管732。作 为一实例，用于晶体管732的栅极的控制信号可通常为逻辑低以去激活所描绘的n-FET， 且可在其相应裸片
100的高电流需求周期期间转变成逻辑高。如此，当激活晶体管732 时，时钟启用信号线424的电压电平将被拉动到逻辑低，且时钟启用信号线424的电压 电平将在未激活晶体管732中的任一者时被拉动回到逻辑高。针对一些实施例，经指定 以通常将时钟启用信号HC#拉动为高的裸片100可在共享时钟启用信号HC#的裸片100 中的任一者处于高电流需求周期中时(例如，在图15的控制信号G0到G3中的任一者具 有用以激活其相应晶体管732的逻辑电平时)停用其上拉驱动器。为避免时钟启用信号 HC#在激活晶体管1515中的一者之前浮动，可在裸片100的电源开启期间激活共享时钟 启用信号HC#的裸片100的每一晶体管
1515，接着在电源开启例程完成之后去激活所述 晶体管。在此周期期间，这些裸片100的晶体管732保持经去激活。

[0073] 图16是根据一实施例的用于产生用于图4及14中所描绘的多裸片封装的类型的就 绪/忙碌控制信号RB#(例如，无论就绪/忙碌控制信号线是否可连接到可用上拉电阻器) 的电路的简化示意图。如图16中所描绘，四个裸片1000到1003经由就绪/忙碌控制信号 线426共同共享就绪/忙碌控制信号RB#。就绪/忙碌控制信号线426可连接到外部上拉 电阻器(即，经耦合以接收供应电压(例如Vcc)的电压供应节点418及电阻器420)。另外 或在替代方案中，针对共享就绪/忙碌控制信号线426的每一裸片100，就绪/忙碌控制信 号线426经由电阻器1620及开关(例如，晶体管1619)选择性地连接到经耦合以接收供 应电压(例如Vcc)的电压供应节点1618。电阻器1620、晶体管1619及电压供应节点1618 可统称为弱上拉驱动器，或简称为上拉驱动器。每一晶体管1619可使其控制栅极耦合 以接收控制信号。裸片1000可使其晶体管1619的控制栅极耦合以接收控制信号 RB_PU0#，裸片1001可使其晶体管1619的控制栅极耦合以接收控制信号RB_PU1#，裸 片1002可使其晶体管1619的控制栅极耦合以接收控制信号RB_PU2#，及裸片1003可使 其晶体管1619的控制栅极耦合以接收控制信号RB_PU3#。除非这些控制信号经指定以 上拉就绪/忙碌控制信号RB#，否则其经产生以去激活其相应晶体管1619，例如在于裸 片100的外部无任何上拉晶体管(例如，电压供应节点418及电阻器420)可用的情况中。 举例来说，在裸片1000经指定以通常将就绪/忙碌控制信号RB#拉动为高的情况下，其 控制信号RB_PU0#可通常为低以激活其相应p型场效应晶体管(p-FET)1619，而控制信 号RB_PU1#、RB_PU2#及RB_PU3#可通常为高以去激活其相应晶体管1619。在其中于 裸片100的外部上拉晶体管可用于就绪/忙碌控制信号线426的情况中，可去激活晶体管 1619中的每一者。

[0074] 针对裸片1000到1003中的每一者，经耦合以接收参考电位(例如接地或Vss)的另一 电压供应节点(例如参考电位节点1635)可经由开关(例如，晶体管1633)选择性地连接到 就绪/忙碌控制信号线426，每一晶体管具有经耦合以接收控制信号的控制栅极。举例来 说，裸片1000可使其晶体管1633的控制栅极耦合以接收控制信号RBen0，裸片1001可 使其晶体管1633的控制栅极耦合以接收控制信号RBen1，裸片1002可使其晶体管1633 的控制栅极耦合以接收控制信号RBen2，及裸片1003可使其晶体管1633的控制栅极耦 合以接收控制信号RBen3。这些控制信号经产生以在其相应裸片100忙碌时(例如，在存 取操作周期期间)激活其相应晶体管1633。作为一实例，用于晶体管1633的栅极的控制 信号可通常为逻辑低以去激活所描绘的n-FET，且可在起始存取操作时转变成逻辑高， 且可在存取操作完成时返回到逻辑低。如此，当激活晶体管1633时，就绪/忙碌控制信 号线426的电压电平将被拉动到逻辑低，且就绪/忙碌控制信号线426的电压电平将在未 激活晶体管1633中的任一者时被拉动回到逻辑高。针对一些实施例，经指定以通常将 就绪/忙碌控制信号RB#拉动为高的裸片100可在共享就绪/忙碌控制信号RB#的裸片100 中的任一者处于高电流需求周期中时(例如，在图16的控制信号RBen0到RBen3中的任 一者具有用以激活其相应晶体管1633的逻辑电平时)停用其上拉驱动器。为避免就绪/ 忙碌控制信号RB#在激活晶体管1619中的一者之前浮动，可在裸片100的电源开启期 间激活共享就绪/忙碌控制信号RB#的裸片100的每一晶体管1619，接着在电源开启例 程完成之后去激活所述晶体管。在此周期期间，这些裸片100的晶体管1633保持经去 激活。

[0075] 图17是根据一实施例展示使用就绪/忙碌控制信号RB#来启用时钟产生器的实例的 用于产生内部时钟信号ICLK及循环式计数器的计数的电路的简化示意图。如图17中所 描绘，四个裸片1000到1003经由时钟信号线422共同共享时钟信号ICLK。每一裸片100 经描绘为包含时钟计数器(即，循环式计数器)836、时钟产生器838、输出缓冲器840及 输入缓冲器842。输出缓冲器840使其输出连接到时钟信号线422，而输入缓冲器842 使其输入连接到时钟信号线422。每一裸片100进一步经描绘为包含输入缓冲器841， 所述输入缓冲器使其输入连接到就绪/忙碌控制信号线426且使其输出连接到时钟产生 器838。时钟产生器838可利用缓冲器841的输出作为启用信号，即，在缓冲器841的 输出具有第一逻辑电平(例如逻辑低)的情况下产生时钟信号ICLK，且在缓冲器841的输 出具有第二逻辑电平(例如逻辑高)的情况下停止时钟信号ICLK的产生。虽然图17中未 展示，但缓冲器841的输出可连接到循环式计数器836以在缓冲器841的输出及因此就 绪/忙碌控制信号RB#为逻辑高时使循环式计数器836的值复位(例如，复位为零)。

[0076] 图17的经加粗区段表示电路的可在就绪/忙碌控制信号RB#为逻辑低时(针对一些实 施例，即使在裸片1000到1003中的任一者处于备用模式中的情况下)针对相应裸片1000到1003中的每一者为作用的部分。针对图17的实例，裸片1000经指定以用于产生时钟 信号ICLK，而用于其余裸片100的时钟产生器838为非作用的。循环式计数器836中 的每一者经连接以直接从其对应时钟产生器838(例如在裸片1000的情况中)或从其输入 缓冲器842(例如在裸片1001到1003的情况中)接收时钟信号ICLK。以此方式，循环式 计数器836中的每一者可在各自依据相同时钟信号ICLK(即，由裸片1000的时钟产生器 838产生的时钟信号ICLK)操作时保持同步。

[0077] 图17a是根据一实施例的可用于响应于就绪/忙碌控制信号RB#及时钟启用信号 HC#两者而选择性地启用时钟产生器的组合逻辑的简化示意图。在缓冲器841与时钟产 生器838之间，可插入“或”门1745。举例来说，替代将缓冲器841的输出连接到时钟 产生器838，例如图17中所描绘，缓冲器841的输出可连接到“或”门1745的一个输 入，而“或”门
1745的输出连接到时钟产生器838。另外，“或”门1745的另一输入 可连接到反相缓冲器
1743的输出，所述反相缓冲器使其输入连接到时钟启用信号线424。 以此方式，时钟产生器
838可经启用以仅在就绪/忙碌控制信号RB#为逻辑低且时钟启用 信号HC#为逻辑高时产生时钟信号ICLK，例如参考图5及6所展示及所描述。

[0078] 图18是根据一实施例的包含八个裸片100(例如，1000到1007)的多裸片封装的示意 性表示。经由时钟信号线422在裸片100之间共同共享时钟信号ICLK。裸片1000到1007可为封装302的部分。裸片1000到1003可经由芯片启用信号线432a响应于芯片启用信 号CE1#而选择性地启用。裸片1004到1007可经由芯片启用信号线432b响应于芯片启 用信号CE2#而选择性地启用。

[0079] 裸片1000到1003中的一者可经指定以在其响应于芯片启用信号CE1#而启用时产生 时钟信号ICLK，且裸片1004到1007中的一者可经指定以在其响应于芯片启用信号CE2# 而启用时产生时钟信号ICLK。经由时钟启用信号线424在裸片100之间共同共享时钟 启用信号HC#。通常可将时钟启用信号HC#拉动到特定状态(例如，经拉动为高)。经由 就绪/忙碌控制信号线426在裸片100之间共同共享就绪/忙碌控制信号RB#。通常可将 就绪/忙碌控制信号RB#拉动到特定状态(例如，经拉动为高)。裸片100中的每一者进一 步共同连接到控制链路132及I/O总线134。针对此实例，虽然裸片100中的一些裸片 可响应于其相应芯片启用信号而被停用，但用于裸片100中的每一者的循环式计数器可 从0计数到7。

[0080] 图19是根据一实施例在概念上展示特定裸片100(例如例如裸片1000及1004)可如何 经指定以在响应于其相应芯片启用信号CE1#及CE2#而启用时提供时钟信号ICLK的时 序图。举例来说，在施加电力(例如，Vcc)后，芯片启用信号CE1#及CE2#中的每一者可 即刻转变为低，以使得裸片1000到1007能够接收命令及参数。初始化命令(例如，FFh) 可经提供以在裸片100中的每一者上开始初始化例程。在初始化例程完成之后，芯片启 用信号CE1#及CE2#可再次转变为低。随后，设定特征命令(EFh/FA)及参数(P1到P4) 可向裸片1000及1004指示其将产生时钟信号ICLK，且激活对应电路以如此操作(例如， 激活图8或17的裸片
1000的经加粗电路)。其余裸片100(例如，在此实例中为裸片1001到1003及裸片1005到1007)可默认不产生时钟信号，而替代地激活对应电路以从时钟信 号线422接收时钟信号ICLK(例如，激活图8或17的裸片1001到1003的经加粗电路)。

[0081] 图20是根据一实施例的操作多个裸片的方法的流程图。在2010处，在多个裸片中 的特定裸片中产生时钟信号。多个裸片共同共享时钟信号。在2020处，在多个裸片中 的每一裸片中的循环式计数器中计数时钟信号的脉冲。多个裸片中的每一裸片具有经指 派计数器值。举例来说，在含有N个裸片的多裸片封装中，可指派0到N-1的计数器值， 在不重复的情况下向每一裸片指派一个值。如此，循环式计数器从第一值(例如，0)计数 到最后一个值(例如，N-1)，且接着在下一时钟信号上返回到第一值。在2030处，在指 定点处暂停对多个裸片中的特定裸片的存取操作直到循环式计数器的值匹配特定裸片 的经指派计数器值为止。

[0082] 图21是根据一实施例的循环式计数器的示意图。循环式计数器包含“异或”门2140， “异或”门2140使其输出耦合到D触发器2142的控制输入(例如，d输入)，使第一输 入耦合到供应节点2152以接收供应电压(例如，Vcc)，且使第二输入耦合到D触发器2142 的输出(例如，正常输出或q输出)。举例来说，D触发器2142可为上升边缘触动的D触 发器。可不使用D触发器2142的反相输出或q杠(q-bar)输出。D触发器2142使其时钟 输入耦合以接收内部时钟信号ICLK，且进一步经耦合以接收RESET信号。RESET信号 可表示就绪/忙碌控制信号RB#。循环式计数器进一步包含“与非”门2148，“与非” 门2148使第一输入耦合到“异或”门2140的第一输入，使第二输入耦合到“异或”门 2140的第二输入，且使输出耦合到反相器2150的输入。循环式计数器进一步包含“异 或”门2144，“异或”门2144使其输出耦合到D触发器2146的控制输入(例如，d输 入)、使第一输入耦合到D触发器2146的输出(例如，正常输出或q输出)，且使第二输 入耦合到反相器2150的输出。举例来说，D触发器2146可为上升边缘触动的D触发器。 可不使用D触发器2142的反相输出或q杠输出。D触发器2146使其时钟输入耦合以 接收内部时钟信号ICLK，且进一步经耦合以接收RESET信号。D触发器2142的输出 表示信号q<0>而D触发器2146的输出表示信号q<1>。

[0083] 举例来说，图21的循环式计数器表示2位循环式计数器，提供0到3的值。循环 式计数器的信号q<0>及q<1>可经组合以产生表示循环式计数器的值的信号。举例来说， 循环式计数器可进一步包含反相器2162，反相器2162在其输出处提供count0信号，且 使其输入耦合到“与非”门2154的输出。“与非”门2154使第一输入耦合到反相器2170 的输出，使第二输入耦合到反相器2172的输出。反相器2170使其输入耦合以接收q<0> 信号，而反相器2172使其输入耦合以接收q<1>信号。count0信号可在其具有特定逻辑 电平(例如，逻辑高)时表示计数器值0。循环式计数器可进一步包含反相器2164，反相 器2164在其输出处提供count1信号，且使其输入耦合到“与非”门2156的输出。“与 非”门2156使第一输入耦合以接收q<0>信号，且使第二输入耦合到反相器2174的输出。 反相器2174使其输入耦合以接收q<1>信号。count1信号可在其具有特定逻辑电平(例如， 逻辑高)时表示计数器值1。循环式计数器可进一步包含反相器2166，反相器2166在其 输出处提供count2信号，且使其输入耦合到“与非”门2158的输出。“与非”门2158 使第一输入耦合到反相器2176的输出，且使第二输入耦合以接收q<1>信号。反相器2176 使其输入耦合以接收q<0>信号。count2信号可在其具有特定逻辑电平(例如，逻辑高)时 表示计数器值2。循环式计数器可进一步包含反相器2168，反相器2168在其输出处提 供count3信号，且使其输入耦合到“与非”门2160的输出。“与非”门2160使第一输 入耦合以接收q<0>信号，且使第二输入耦合以接收q<1>信号。count3信号可在其具有 特定逻辑电平(例如，逻辑高)时表示计数器值3。

[0084] 图22描绘图21的循环式计数器的波形。针对图21的实例性循环式计数器，如果 RESET信号经断言(例如，具有逻辑高电平)，那么信号q<0>及q<1>被保持为逻辑低。 另外，信号q<0>及q<1>将不转变直到内部时钟信号ICLK经启用同时RESET信号经解 除断言(例如，具有逻辑低电平)为止。如在图22中可看到，信号count0、count1、count2 及count3针对内部时钟信号ICLK的一个周期而连续转变成逻辑高。当最后一个计数信 号(例如，信号count3)转变为逻辑低时，循环式计数器在内部时钟信号ICLK经启用时 返回以使信号count0转变成逻辑高以重复循环。因此，针对使用四个裸片的实施例，每 一裸片可注意图21的循环式计数器的相应计数信号以确定循环式计数器值何时匹配经 指派到所述裸片的计数器数值。举例来说，经指派计数器数值0的裸片可在信号count0 具有逻辑高电平时认为计数器值为0，经指派计数器数值1的裸片可在信号count1具有 逻辑高电平时认为计数器值为1，经指派计数器数值2的裸片可在信号count2具有逻辑 高电平时认为计数器值为
2，且经指派计数器数值3的裸片可在信号count3具有逻辑高 电平时认为计数器值为3。

[0085] 尽管图21的循环式计数器描绘产生0到3的计数器值的实例(例如，2位计数器)， 但所属领域的技术人员可设计具有不同计数器值的循环式计数器。举例来说，用于产生 0到1的计数器值的循环式计数器(例如，1位计数器)可使用单个D触发器获得，其中 计数器值0可对应于具有逻辑高电平的正常输出，且计数器值1可对应于具有逻辑高电 平的反相输出。另外，用于产生0到7的计数器值的循环式计数器(例如，3位计数器) 可通过以下操作来获得：重复用于产生信号q<0>及q<1>的电路，但将信号q<0>提供到 两个D触发器的时钟输入以在两个额外D触发器的输出处产生信号q<2>及q<3>(未展 示)。所得信号q<0>、q<1>、q<2>及q<3>可接着经逻辑组合以产生八个计数信号，每一 信号针对内部时钟信号ICLK的一个周期而连续转变成逻辑高电平。类似地，可使用适 当组合逻辑视需要更改表示特定状态或计数器值的逻辑电平。

[0086] 结论

[0087] 虽然本文中已图解说明及描述特定实施例，但所属领域的技术人员将了解，经计算 以实现相同目的的任何布置均可替代所展示的特定实施例。所属领域的技术人员将明了 实施例的许多改动。举例来说，尽管操作可能已经描述为响应于第一逻辑电平而启用或 激活，且响应于第二逻辑电平而停用或去激活，但更改逻辑以响应于第二逻辑电平而启 用/激活及响应于第一逻辑电平而停用/去激活将为简单任务。类似地，尽管关于电压供 应节点及参考电位节点的论述为分别对应于高电压及低电压，但也可颠倒这些惯例。因 此，本申请案打算涵盖实施例的任何改动或变化。