技术领域
[0001] 本公开涉及半导体技术领域，具体而言，涉及一种芯片以及能够对多个该芯片进行单独测试的测试系统。
相关背景技术
[0002] 在相关技术中，对多个芯片进行测试时，为了实现对每个芯片的单独测试，往往需要为每个芯片单独配置片选线。
[0003] 图1是一种相关技术中多芯片测试场景的示意图。参考图1，在图1中，五个被测芯片的片选线各占用一个I/O接口。在测试设备的可用I/O接口有限的情况下，占用I/O接口配置片选线会降低测试设备的测试效率，减少测试设备能够测试的芯片数量。
[0004] 因此，需要对多个芯片的测试方式进行改进，提高测试设备能同时连接的芯片的数量，进而提升芯片测试效率。
[0005] 需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
具体实施方式
[0046] 现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
[0047] 此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
[0048] 下面结合附图对本公开示例实施方式进行详细说明。
[0049] 图2是本公开实施例中芯片外部连线的示意图。
[0050] 参考图2，本公开提供的芯片1通过控制信号线、片选信号线、地址信号线和数据信号线耦接于测试设备2。
[0051] 图3是本公开实施例中芯片的框图。
[0052] 参考图3，在一个实施例中，芯片1可以包括：
[0053] 解码模块11，耦接于实体信号线，用于对来自实体信号线上的第一输入信号IN1进行解码并输出测试模式信号MOD或测试指令信号COM，测试模式信号先于测试指令信号出现；
[0054] 测试模式控制模块12，耦接于解码模块11和数据信号线DQ，用于根据测试模式信号MOD和数据信号线上的第二输入信号IN2设置测试模式；
[0055] 测试指令执行模块13，耦接于解码模块11、测试模式控制模块12和数据信号线DQ，用于根据测试模式响应测试指令信号COM或在测试模式被设置为无时不响应测试指令信号COM。
[0056] 在图3所示的实施例中，实体信号线包括控制信号线CMD、片选信号线CS、地址信号线ADD，在其他实施例中，实体信号线的设置还可以有其他方式。
[0057] 在本公开实施例中，第一输入信号可以分为两种，分别包括测试模式设置信号和测试指令信号。解码模块11首先接收到可以解码出测试模式信号的第一输入信号，然后接收到可以解码出测试指令信号的第一输入信号。
[0058] 对应的，当第一输入信号IN1可以被解码出测试模式信号时，与第一输入信号IN1同时出现的数据信号线上的第二输入信号IN2可以被视为使能该芯片测试模式设置功能的预激活信号或禁用该芯片测试模式设置功能的锁信号；当第一输入信号IN1可以被解码出测试指令信号COM时，与第一输入信号IN1同时出现的数据信号线上的第二输入信号IN2可以为正常的测试数据信号。
[0059] 在一个实施例中，测试模式控制模块耦接于多条数据信号线中的一条，例如为首条。此时，第二输入信号对应数据信号线的首位。可以设置当第二输入信号为1时，测试模式控制模块可以根据测试模式信号设置测试模式，并根据测试模式响应后续的测试指令信号；当第二输入信号为0时，测试模式控制模块不能根据测试模式信号设置测试模式，也不能响应后续的测试指令信号。上述对第二输入信号的设置方式仅为示例，本领域技术人员可以根据实际情况自行调整第二输入信号的位数和含义设置，本公开对此不作特殊限定。
[0060] 测试指令执行模块13可以根据测试模式控制模块12设置的测试模式响应解码模块11发送的测试指令信号COM。如果测试模式控制模块12受第二输入信号IN2的控制无法设置测试模式时，测试模式为无，此时测试指令执行模块13不对测试指令信号COM进行响应。在一些实施例中，测试指令执行模块13响应测试指令信号COM包括根据测试指令信号COM对数据信号线DQ进行读或写操作。测试指令执行模块13可以包括多个子模块，响应测试指令信号的方式也可以有多种，本公开对此不作特殊限定。
[0061] 除上述模块之外，芯片1还可以包括电源模块、存储模块等多个功能模块，由于其不涉及本公开的发明要点，故于此不再赘述，图中也未标记。
[0062] 通过预先对第一输入信号解码，以识别出测试模式信号，并根据同时出现的第二输入线号判定是否设置测试模式以及是否响应后续测试指令信号，可以实现在多个芯片同时被测且该芯片不是被测芯片时，该芯片不对测试指令信号进行响应，由此可以节约测试设备的连线数量。
[0063] 图4是本公开一个实施例中解码模块的示意图。
[0064] 参考图4，在本公开的一种示例性实施例中，解码模块11包括：
[0065] 可测性设计解码单元111，输入端耦接于控制信号线CMD、片选信号线CS、地址信号线ADD，输出端包括n组使能信号线，用于对第一输入信号IN1进行解码并输出测试模式信号MOD，测试模式信号MOD包括对应于n个测试模式的n组使能信号；
[0066] 测试指令信号解码单元112，输入端耦接于控制信号线CMD、片选信号线CS、地址信号线ADD，用于对第一输入信号IN1进行解码并输出测试指令信号COM。
[0067] 可测性设计解码单元111和测试指令信号解码单元112的输入端连线相同，可以同时收到来自控制信号线、片选信号线、地址信号线的第一输入信号，并同时对第一输入信号进行解码。由于在不同阶段第一输入信号的功能不同，故可测性设计解码单元111和测试指令信号解码单元112中可能只有一个能够解码出有效数据并输出，另一个无法解码出有效数据时可以设置为无效输出。对第一输入信号解码的方法可以有多种，本公开对此不作特殊限制。
[0068] 通过对第一输入信号设置两个解码单元，可以准确识别第一输入信号的目的，允许对芯片进行更复杂的控制，进而可以实现对多个复用信号线的芯片进行单独控制。
[0069] 图5是本公开一个实施例中测试模式控制模块的示意图。
[0070] 参考图4和图5，在本公开的一种示例性实施例中，每组使能信号包括第一使能信号DFT_n_En1和第二使能信号DFT_n_En2，每组使能信号线包括第一使能信号线和第二使能信号线，测试模式控制模块12包括：
[0071] n个测试模式使能单元121，分别对应于n个测试模式，其中每个测试模式使能单元21包括：
[0072] 锁存电路211，输入端耦接于第一使能信号线和数据信号线DQ，用于根据第一使能信号DFT_n_En1和第二输入信号IN2输出预激活信号Pre_Act；
[0073] 与门212，输入端耦接于第二使能信号线和锁存电路211的输出端，用于根据第二使能信号DFT_n_En2和预激活信号Pre_Act输出对应于测试模式的第三使能信号DFT_n_En3。
[0074] 在图5所示的实施例中，对应于一个测试模式，可以用两个使能信号来控制。第一使能信号使能第二输入信号对测试模式的设置进行控制的能力，第二使能信号是对测试模式进行使能的信号。测试模式控制模块耦接于多条数据信号线中的一条，该条数据信号线耦接于全部n个测试模式使能单元。
[0075] 在第一使能信号为不为使能状态时，第二输入信号不能通过锁存信号，对测试模式的控制仅凭第二使能信号即可。由于此时测试设备连接的所有芯片均接收到同样的第二使能信号，所以如果第二使能信号为使能状态，测试设备连接的所有芯片的测试模式使能单元均按照第二使能信号的控制输出第三使能信号使能第二使能信号对应的测试模式，并对后续测试信号进行响应。
[0076] 在第一使能信号为使能状态时，第二输入信号和第二使能信号一起决定测试模式的控制。如果此时第二输入信号不为使能状态，则芯片的各测试模式使能单元均无法输出第三使能信号。由于测试模式控制模块12根据对应于每个测试模式的第三使能信号设置测试模式，此时芯片的测试模式被设置为无，不响应后续的测试指令信号。
[0077] 在一些实施例中，第一使能信号和第二使能信号可以从同一个第一输入信号中解码出来，但是在另一些实施例中，还可以先解码出第一使能信号，再从后续的第一输入信号中解码出第二使能信号。
[0078] 通过对一个测试模式使能单元设置两个使能信号，可以在必要时屏蔽对芯片的预激活，直接对一个测试设备连接的所有芯片同时设置测试模式并设置响应后续测试指令信号，减少了在同时测试各芯片时需要进行额外的所有数据线输出使能信号的步骤，提高了控制效率。
[0079] 图6是图5中所示锁存电路的示意图。
[0080] 参考图6，在本公开的一种示例性实施例中，锁存电路211可以包括：
[0081] 传输门2111，第一控制端耦接于第一使能信号线，第二控制端通过第一反向器耦接于第一使能信号线，输入端耦接于数据信号线，用于在第一使能信号为预设电平时输出第二输入信号IN2；
[0082] 第二反向器2112，输入端耦接于传输门的输出端，输出端作为锁存电路的输出端，用于输出第二输入信号IN2的反向信号。
[0083] 在图6所示实施例中，预设电平可以是高电平，在其他实施例中，预设电平也可以是低电平。
[0084] 图6所示的控制电路可以实现第一使能信号对第二输入信号的有效性的控制。虽然，该锁存电路中添加了反向器以实现对第二输入信号的反向，但是本领域技术人员可以在其他实施例中根据各模块对使能信号的要求自行设置各信号为1或是0，根据实际情况决定添加或不添加反向器。此外，实现该功能锁存电路的硬件连接还可以有多种，本领域技术人员可以自行设置，本公开对此不作特殊限定。
[0085] 图7是本公开一个实施例中测试模式控制模块的另一种示意图。
[0086] 图8是图7中所示锁存电路的示意图。
[0087] 参考图7，在本公开的一种示例性实施例中，锁存电路211的输入端还耦接于复位信号线，锁存电路211还受到复位信号Reset的控制，锁存电路211还用于根据预设复位信号Reset输出预激活信号Pre_Act。在复位信号Reset为高时，无论第二输入信号是何种状态，均输出预激活信号Pre_Act。此时芯片中测试模式的设置仅受控于第二使能信号。
[0088] 参考图8，在图7所示的实施例中，锁存电路211在图6的基础上还包括或非门2113，该与非门的输入端耦接于复位信号线和锁存电路211的输出端(即第二反向器2112的输出端)，输出端耦接于第二反向器2112的输入端。
[0089] 通过使用复位信号控制所有芯片仅受控于第二使能信号，可以在省略对第一使能信号和第二输入信号的设置情况下控制全部芯片仅受控于第二使能信号，提高了控制效率。
[0090] 图9是图7和图8所示的锁存电路的控制逻辑示意图。
[0091] 在图9所示的实施例中，复位信号为1，第一使能信号DFT_n_En1的有效使能状态为1，预激活信号Pre_Act默认为1，第二输入信号IN2为1位，有效使能状态为0。
[0092] 参考图9，在复位信号Reset出现后，预激活信号Pre_Act输出为1。
[0093] 在第一输入信号可以被解码为测试模式信号时，第一使能信号被解码为使能状态。此时第二输入信号IN2为禁能状态1，锁存电路输出该禁能状态，即预激活信号Pre_Act变为0，各测试模式使能单元均不被使能，芯片的测试模式被设置为无，不对测试指令信号进行响应。
[0094] 在下一个能够被解码为测试模式信号的第一输入信号到来时，第一使能信号被解码为使能状态。此时第二输入信号IN2为使能状态0，锁存电路输出状态为1的预激活信号Pre_Act，使该芯片的各测试模式使能单元可以受控于对应的第二使能信号DFT_n_En2进行设置，该芯片根据测试模式的设置来响应后续的测试指令信号。
[0095] 应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。
[0096] 图10是本公开实施例中芯片测试系统的示意图。
[0097] 参考图10，在本公开的一个实施例中，芯片测试系统可以包括：
[0098] 测试设备2，具有多条实体信号线和数据信号线，用于在通过多组分别对应于多个芯片的数据信号线输出对应于被测芯片的预激活信号后输出测试信号；
[0099] 多个芯片测试位3，共用测试设备2的实体信号线，每个芯片测试位3通过不同的数据信号线与测试设备2连接，每个芯片测试位3连接一个如图2～图9所示的芯片1。
[0100] 在本公开的一种示例性实施例中，实体信号线包括控制信号线CMD、片选信号线CS、地址信号线ADD。
[0101] 在本公开的一种示例性实施例中，测试设备2还用于在对被测芯片输出预激活功能的信号的同时对除被测芯片以外的其他已连接芯片输出锁信号。
[0102] 图11是本公开实施例中芯片测试系统的控制时序图。
[0103] 参考图11，根据图10的连线图，测试设备1在发送控制信号时，需要同时对所有芯片的片选信号线CS发送片选信号，并对所有芯片通过控制信号线CMD和地址信号线ADD发送信号。
[0104] 在图11中，第一阶段T1时，片选信号线CS、控制信号线CMD和地址信号线ADD上均出现信号，该信号可以被芯片的解码模块解码出对应于测试模式n的第一使能信号DFT_n_En1。同一时刻，对应于芯片DUT0和DUT3的数据线上出现的第二输入信号IN2为使能状态，可以被识别为预激活功能，芯片DUT0和DUT3锁存预激活信号Pre_Act，响应第二阶段的信号；芯片DUT1、DUT2、DUT4均无法输出预激活信号，不对后续信号做出响应，除非后续信号中第一使能信号和使能状态的第二输入信号同时出现。
[0105] 第二阶段T2时，各芯片根据第一输入信号解码出第二使能信号DFT_n_En2，由于此时芯片DUT0和DUT3上的锁存电路锁存了之前的预激活信号，在第二使能信号的作用下输出使能测试模式n的第三使能信号，使芯片将测试模式设置为测试模式n。此时芯片DUT0和DUT3对后续测试指令信号进行响应，并根据测试指令信号对数据信号线上的数据信号进行操作。
[0106] 第三阶段T3时，片选信号线CS、控制信号线CMD和地址信号线ADD上出现的信号可以被芯片的解码模块解码出对应于测试模式n的第一使能信号DFT_n_En1。同一时刻，对应于所有芯片的数据线上出现的第二输入信号IN2为使能状态，可以被识别为预激活功能，各芯片锁存预激活信号Pre_Act，响应第二阶段的信号。
[0107] 第四阶段T4时，各芯片根据第一输入信号解码出第二使能信号DFT_n_En2，由于此时各芯片的锁存电路均锁存了预激活信号Pre_Act，因此可以在第二使能信号DFT_n_En2的作用下输出使能测试模式n的第三使能信号DFT_n_En3，使各芯片将测试模式设置为测试模式n。各芯片对后续测试指令信号进行响应，并根据测试指令信号对数据信号线上的数据信号进行操作。
[0108] 在一些实施例中，第三阶段T3和第四阶段T4的时序可以发生在芯片上电或重启时。
[0109] 本公开实施例通过在对多个复用信号线的芯片进行单独操作之间发送对应于被测芯片的预激活信号，使被测芯片根据预激活信号响应或不响应后续测试指令，可以在尽可能节约测试设备的I/O接口的情况下使测试设备连接更多芯片，提高芯片测试效率。
[0110] 所属技术领域的技术人员能够理解，本发明的各个方面可以实现为系统、方法或程序产品。因此，本发明的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。
[0111] 此外，上述附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。
[0112] 本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。
