[0001] 本发明涉及一种基于锁相环原理和标准尺延迟线构建的时钟发生装置及其实现方法，属于时钟技术领域。

[0002] 随着时代的发展，计量的准确性在军事、航天和通信等方面越来越重要，计量的精度需要基准频率源的支持，目前使用最广泛的基准源是晶体振荡器和原子钟。

[0003] 晶体振荡器是一种电子电路，它利用晶体材料的压电效用产生机械共振，就得到了一个频率电信号。如果在晶振中不采取温度补偿等措施，晶振的频率稳定度只有10-5量-6 -8级，加入温度补偿电路以后，晶振的频率稳定度可以达到10 ～10 量级，恒温晶振的稳定度更高，能达到10-8～10-10量级。

[0004] 高稳定度的晶振的缺点是价格昂贵且频点受限制。一般高端的恒温晶振往往需要单独的调试，无法批量生产，使得价格十分昂贵。晶振电路通常是围绕着少数几个频率标准来制造的，如10MHz、10MHz、33.33MHz和40MHz。

[0005] 它是利用原子和分子内部能级间的量子跃迁谱线作为参考，通过伺服环路将晶体振荡器(或者是激光源)的频率锁定到该原子或分子的跃迁频率之上，使晶体振荡器(或者是激光源)的频率具有和原子或分子跃迁频率相同的频率稳定度。一般原子钟的频率稳定度能达到10-12～10-15量级，最新研制的原子光钟频率稳定度为10-16～10-17量级，但是原子钟系统实现难度极大，比起高稳晶振造价还要昂贵许多，而且体积大，无法携带，一般只有在国家级的授时中心才有。

[0006] 晶振和原子钟的应用电路如图1所示，图1中的外接频率源是晶振或者原子钟，图1的原理就是通过负反馈，调节压控振荡器的输出时钟，最终使得分频器的输出时钟信号频率和外接频率源的时钟频率一致，这是一个从频率到频率的转换。

[0034] 具体实施方式一：下面结合图2说明本实施方式，本实施方式所述基于锁相环和标准尺延迟线的时钟发生装置，该时钟发生装置包括标准尺延迟线1和锁相环2；锁相环2包括鉴频鉴相器201、电荷泵202、滤波器203，压控振荡器204、第一分频器205和第二分频器206；

[0035] 鉴频鉴相器201的UP输出端和DN输出端分别连接电荷泵202的UP输入端和DN输入端，电荷泵202的电流输出端Iout连接滤波器203的电流输入端，滤波器203的输出端Vctrl连接压控振荡器204的输入端，压控振荡器204的时钟信号输出端Vout同时连接第一分频器205的时钟信号输入端和第二分频器206的时钟信号输入端，第一分频器205的Q输出端连接鉴频鉴相器201的FB输入端，第一分频器205的QN输出端连接标准尺延迟线1的输入端，标准尺延迟线1的输出端连接到鉴频鉴相器201的FBN输入端，第二分频器206的输出OUT作为时钟发生装置的输出。

[0036] 具体实施方式二：下面结合图2说明本实施方式，本实施方式对实施方式一作进一步说明，该时钟发生装置还包括启动电路3；

[0037] 启动电路3的复位输出端同时连接鉴频鉴相器201的复位输入端、第一分频器205的复位输入端和第二分频器206的复位输入端。

[0038] 本实施方式中，鉴频鉴相器201、第一分频器205和第二分频器206的初始状态非常重要，启动电路3用于保证初始状态不出错。

[0039] 具体实施方式三：本实施方式对实施方式一作进一步说明，第一分频器205为环路内的分频器，第一分频器205的Q输出端和QN输出端对称。

[0040] 本实施方式中，第一分频器205作为环路内的分频器，采用二分频器，两路输出Q和QN要有高度的对称性，即：QN信号并不是简单地在Q信号之后接一个反相器得到的。在本发明中，二分频器由八个三输入与非门加上一个反相器构成。

[0041] 具体实施方式四：本实施方式对实施方式一作进一步说明，第二分频器206为外接负载的分频器。

[0042] 具体实施方式五：下面结合图2说明本实施方式，本实施方式所述基于锁相环和标准尺延迟线的时钟发生装置的实现方法，该时钟发生装置的实现方法的具体过程为：

[0043] 步骤1、环路上电，压控振荡器204开始工作；

[0044] 步骤2、启动电路3将鉴频鉴相器201、第一分频器205和第二分频器206复位；

[0045] 步骤3、鉴频鉴相器201的UP输出端、DN输出端、第一分频器205的Q输出端、QN输出端、第二分频器206的输出OUT均为0；

[0046] 步骤4、上电过程结束，启动信号失效；

[0047] 步骤5、第一分频器205对压控振荡器204的输出时钟信号进行分频；

[0048] 步骤6、第一分频器205的Q输出端连接鉴频鉴相器201的FB输入端，第一分频器205的QN输出端连接标准尺延迟线1的输入端，标准尺延迟线1不改变QN的波形；

[0049] 步骤7、鉴频鉴相器201检测FB输入端和FBN输入端之间的相位差：

[0050] 当FB输入端的相位领先于FBN输入端的相位时，鉴频鉴相器201的UP输出端输出脉冲信号，脉冲信号的高电平时间为FB输入端的相位领先于FBN输入端的相位差，鉴频鉴相器201的DN输出端为低电平；

[0051] 当FB输入端的相位滞后于FBN输入端的相位时，鉴频鉴相器201的DN输出端输出脉冲信号，脉冲信号的高电平时间为FB输入端的相位滞后于FBN输入端的相位差，鉴频鉴相器201的UP输出端为低电平；

[0052] 步骤7、鉴频鉴相器201的UP输出端和DN输出端分别连接电荷泵202的UP输入端和DN输入端：

[0053] 当UP输出端为高电平时，电荷泵202对滤波器203充电，压控振荡器204的控制电压升高，压控振荡器204的时钟信号输出端Vout输出的时钟信号频率变小，时钟周期变长；

[0054] 当DN输出端为高电平时，电荷泵202对滤波器203放电，压控振荡器204的控制电压降低，压控振荡器204的时钟信号输出端Vout输出的时钟信号频率变大，时钟信号周期变短；

[0055] 完成整体环路的负反馈控制。

[0056] 本实施方式中，第一分频器205的Q输出端连接鉴频鉴相器201的FB输入端，第一分频器205的QN输出端连接标准尺延迟线1的输入端，标准尺延迟线1不改变QN的波形，即：标准尺延迟线1的输入信号和输出信号除了相位差以外，其余信息完全相同。

[0057] 本发明中，不需要外接时钟信号，接到鉴频鉴相器201两个输入端的都是反馈信号。

[0058] 本发明中，当环路稳定时，鉴频鉴相器201的输入FB和FBN之间没有相位差，第一分频器205的两路输出Q和QN之间的相位差是半个周期，假设标准尺延迟线1延时时间为TD，标准尺延迟线1使得QN延迟TD以后，和Q之间没有相位差，所以标准尺延迟线1的延时时间TD可以是第一分频器205输出时钟周期(N+0.5)倍，N可以取大于等于0的任意整数，那么就有可能造成环路锁定在一个错误的频率上，N越大，第一分频器205输出时钟的周期越短，那么时钟频率越大，也就是压控振荡器输出时钟频率越大，所以N取0最为合适。

[0059] 为了防止出现环路锁定频率的错误，可以对压控振荡器204的输出时钟频率进行限制，当N＝0时，标准尺延迟1线的延时时间TD是第一分频器205输出时钟周期的0.5倍，那么，第一分频器205输出时钟周期是2TD，压控振荡器204的输出时钟周期的TD，也就是频率为1/TD；当N＝1时，标准尺延迟线1的延时时间TD是第一分频器205输出时钟周期的1.5倍，那么，第一分频器205输出时钟周期是TD/1.5，压控振荡器204的输出时钟周期的TD/3，也就是频率为3/TD，当N取更大值时，压控振荡器204输出时钟频率更高，所以只需要将压控振荡器
204的最高输出时钟频率限制在3/TD之下，环路就不会锁定在错误的频率上。

[0060] 压控振荡器204中，加入了一个电流源2041，即使控制电压Vctrl使得MOS管M1关断，压控振荡器也不会停止工作。

[0061] 本发明中，输出时钟信号的频率为100MHz，标准尺延迟线1的延时时间为5ns，在标准尺延迟线1中，信号的传播速度为光速，所以标准尺延迟线1的长度为1.5m。

[0062] 如图3所示，当第一分频器205输出时钟周期小于10ns时，QN信号在经过5ns的延迟之后，相位落后于Q信号，也就是FB信号的相位领先于FBN，所以鉴频鉴相器201输出信号UP为高电平，DN为低电平，那么电荷泵202就对滤波器203充电，压控振荡器204的控制电压Vctrl升高，压控振荡器204输出时钟频率变小，周期变长；如图4所示，当第一分频器205输出时钟周期大于10ns时，QN信号在经过5ns的延迟之后，相位领先于Q信号，也就是FBN信号的相位领先于FB，所以鉴频鉴相器201输出信号DN为高电平，UP为低电平，那么电荷泵202就对滤波器203放电，压控振荡器204的控制电压Vctrl降低，压控振荡器204输出时钟频率变大，周期变小；当第二分频器206输出时钟周期为10ns时，整个环路完成锁定。

[0063] 本发明中，压控振荡器204的电路结构如图5所示，控制电压接在M1管的栅极，当控制电压变化时，流过M1的电流也发生变化，M2和M3、M4和M5组成了两组电流镜，复制M1的电流，M6和M7、M8和M9、M10和M11，构成了三组反相器，M5的电流对这三组反相器充电，从而得到震荡的正弦波，电流的大小控制着正弦波的周期，反相器2042和反相器2043起整形的作用，将正弦波V1变为方波Vout。当控制电压与VDD之间的电压差小于M1管的阈值电压时，M1管关断，加入电流源2041的作用，就是当M1关断时，压控振荡器204依旧能够输出一个时钟信号。为了防止环路锁定在错误的频率上，对压控振荡器204的输出时钟频率范围有限制，当标准尺延迟线1延时为5ns时，环路锁定时，期望的压控振荡器204输出时钟频率为200MHz，第一个可能出现错误的频率为600MHz，其余可能出现错误的频率均大于600MHz，所以只要保证压控振荡器204最大输出时钟频率小于600MHz，就可以避免出现错误。

[0064] 第一分频器205的结构如图6所示，为了提高输出时钟信号的准确度，分频器的两路输出Q和QN必须高度对称，所述第一分频器205由八个三输入与非门(2051——2058)和反相器2059构成。

[0065] 反相器2059的输入端接CLK，输出端接到三输入与非门2051的一个输入端和三输入与非门2055的一个输入端；

[0066] 三输入与非门2051的三个输入端分别接S，反相器2059的输出端和D，输出端接到三输入与非门2052的一个输入端；

[0067] 三输入与非门2052的三个输入端分别接R，三输入与非门2051的输出端和三输入与非门2056的输出端，输出接到三输入与非门2053的一个输入端和三输入与非门2056的一个输入端；

[0068] 三输入与非门2053的三个输入端分别接S，三输入与非门2052的输出端和CLK，输出端接到三输入与非门2054的一个输入端；

[0069] 三输入与非门2054的三个输入端分别接R，三输入与非门2053的输出端和三输入与非门2058的输出端，输出端接到三输入与非门2058的一个输入端，并且三输入与非门2054的输出端作为分频器205的输出Q；

[0070] 三输入与非门2055的三个输入端分别接DN，反相器2059的输出端和R，输出端接到三输入与非门2056的一个输入端；

[0071] 三输入与非门2056的三个输入端分别接三输入与非门2052的输出端，三输入与非门2055的输出端和S，输出端接到三输入与非门2052的输入端和三输入与非门2057的输入端；

[0072] 三输入与非门2057的三个输入端分别接CLK，三输入与非门2056的输出端和R，输出端接到三输入与非门2058的输入端；

[0073] 三输入与非门2058的三个输入端分别接三输入与非门2054的输出端，三输入与非门2057的输出端和S，输出端接到三输入与非门2054的一个输入端，并且三输入与非门2058的输出端作为分频器205的输出QN；

[0074] 第一分频器205的输出Q接到DN，QN接到D；

[0075] 第一分频器205的输入CLK接到压控振荡器(4)的输出Vout；

[0076] 第一分频器205的输入S接到VDD，R接到上电复位模块的输出POR。

[0077] 对于传统分频器来说，都是在Q信号之后接一个反相器来得到QN信号，传统分频器各信号时序图如图7所示，当CLK信号上升沿1到来时，Q信号由高电平变成低电平，之后Q信号经过反相器，得到QN信号，T1为CLK信号到Q信号的传输时间，T2是反相器的传输时间，当CLK的下一个上升沿4到来时，Q信号由低电平变为高电平，CLK的时钟周期为T，那么上升沿3和上升沿5之间的时间差就是T-T1-T2+T1，还是以标准尺延迟线延时时间为5ns为例，假设环路已经稳定，此时希望得到的输出时钟频率是100MHz，那么压控振荡器的输出时钟频率为200MHz，也就是周期为5ns，此时QN信号经过5ns延迟以后，上升沿3和上升沿5之间的时间差就是(5-T2+5)ns，因为Q和QN的周期都是10ns，所以此时鉴频鉴相器的输入FB和FBN之间存在着相位差，也就是说环路没有稳定，从而假设不成立，那么得到的输出时钟的频率就不是
100MHz，而是存在一个偏差。

[0078] 对于本发明来说，Q和QN这两路是完全对称的，时序图如图8所示，当CLK上升沿1到来时，Q信号由高电平变为低电平，之后QN信号由低电平变为高电平，T1为CLK信号到Q信号的传输时间,也就是反相器2059，加上四个三输入与非门的传输时间，T2是一个三输入与非门的传输时间，当CLK的下一个上升沿4到来时，QN信号先发生变化，由高电平变为低电平，之后Q信号由低电平变为高电平，上升沿4和下降沿6之间的传输时间是反相器2059，加上四个三输入与非门的传输时间，也就是T1，下降沿6和上升沿5之间的传输时间是一个三输入与非门的传输时间，也就是T2，那么上升沿3和上升沿5之间的时间差就是T-T1-T2+T1+T2，还是以标准尺延迟线延时时间为5ns为例，假设环路已经稳定，此时希望得到的输出时钟频率是100MHz，那么压控振荡器的输出时钟频率为200MHz,也就是周期为5ns，此时QN信号经过5ns延迟以后，上升沿3和上升沿5之间的时间差就是(5+5)ns，因为Q和QN的周期都是10ns，所以此时鉴频鉴相器的输入FB和FBN之间不存在相位差，也就是说环路已经稳定，从而假设成立，那么得到的输出时钟的频率就是100MHz，不存在偏差。