[0003] 本文中所揭示的方面涉及保持器电路，并且更具体地说，涉及适应于在制备工艺中的变化的保持器电路。

[0004] 技术进步已经导致更小且更强大的个人计算装置。例如，当前存在多种便携式个人计算装置，包含无线计算装置，诸如小型，重量轻且易于由用户携带的移动电话、智能电话、上网本和膝上型电脑。更具体地说，此些装置可通过无线网络传递语音和数据包。许多此些装置结合附加的特征，以为终端用户提供增强的功能。例如，智能电话还可包含数字静态照相机、数码摄像机、数字记录器和音频文件播放器。这些便携式个人计算装置中的每个便携式个人计算装置可包含用于实行各种功能的多种不同的集成电路。

[0005] 集成电路可包含使用时钟以实行预充电阶段和评估阶段的动态电路。在所述预充电阶段(或设置阶段)期间，所述动态电路将逻辑状态节点复位为预定逻辑状态(常规地，逻辑一)。在所述评估阶段期间，评估存储在所述动态电路中的逻辑状态。在一个实例中，当所述时钟为低时实行所述预充电阶段，并且当所述时钟为高时实行所述评估阶段。

[0006] 所述动态电路的性能和功能可受在用于制造所述动态电路的所述制备工艺中的变化的影响。例如，在所述制备工艺中的变化可改变在所述动态电路中的NMOS和PMOS晶体管的泄漏电流或强度，这改变所述动态电路的性能。在一些情况下，在所述制备工艺中的所述变化可引起所述动态电路错误地改变其逻辑状态。

[0022] 本文中所揭示的方面描述了保持器电路(在本文中也被称作“自适应保持器电路”)，保持器电路(在本文中也被称作“自适应保持器电路”)适应于在用于制造动态电路的所述制备工艺中的变化。例如，所述动态电路的许多例子可被制备在单个大的晶片上。然而，由于工艺变化，所以所述动态电路的不同例子可具有不同特性。例如，第一动态电路可具有NMOS晶体管，NMOS晶体管比在第二动态电路中的NMOS晶体管更易泄漏。

[0023] 电路元件的所述不同特性可引起所述动态电路以不期望的方式来表现。在一个实例中，由所述动态电路存储的逻辑状态可由于在下拉或放电路径中的强(即，泄漏)NMOS晶体管而错误地改变。然而，自适应保持器电路被设计成防止由在所述动态电路中的所述电路元件的所述特性中的变化产生的此不期望的行为。为此，所述自适应保持器电路可包含一个或多个电路元件，所述一个或多个电路元件具有类似于在所述下拉路径中的所述电路元件的所述特性的特性。例如，所述自适应保持器电路包含至少一个NMOS晶体管，所述至少一个NMOS晶体管具有类似于在所述下拉路径中的至少一个NMOS晶体管的所述特性的一个或多个特性(例如，所述晶体管的所述泄漏电流大体上相同)。使用旁路延迟电路的前馈路径，所述自适应保持器电路使用所述NMOS晶体管，以较早地导通在所述自适应保持器电路中的PMOS晶体管，这抵消了在所述下拉路径中的所述强NMOS晶体管。如下面将更详细地描述的，所述自适应保持器电路抵消了所述下拉路径的行为，并且被设计成防止所述下拉路径错误地改变由所述动态电路存储的所述逻辑状态。

[0024] 还有，所述自适应保持器电路可被设计成提供用于所述下拉路径的附加时间，以在评估阶段期间使由所述动态电路存储的所述逻辑状态放电。例如，当在所述下拉路径中的所述NMOS晶体管为弱(即，需要附加时间使存储的逻辑状态放电)时，所述自适应保持器电路通过在更长的一段时间内保持这些晶体管断开，减轻来自所述自适应保持器电路的PMOS晶体管(PMOS晶体管连接至VDD)的泄漏电流的量。这样做意味着，在所述下拉路径中的所述弱NMOS晶体管必须抵消当使所述逻辑状态放电到VSS时来自VDD的较少泄漏电流。以下描述提供具有自适应保持器电路的动态电路的各种实施例，所述自适应保持器电路用于防止在所述制备工艺中的变化错误地改变由所述动态电路存储的所述逻辑状态。

[0025] 图1为根据一个方面片上系统(SOC)100的功能框图。所述SOC 100为集成电路(IC)，所述集成电路(IC)将计算机或其它电子系统的组件集成到单芯片中。所述SOC 100可包含都在单芯片基板上的数字、模拟、混合信号和射频功能。而且，所述SOC 100及其功能可被设计且配置成到包含存储在计算机可读存储媒体上的设计数据的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或所有此些文件可被提供给制备处置者，所述制备处置者使用所述设计数据配置制备仪器，以制备本文中所描述的所述装置。由所述计算机文件形成的所得产品包含半导体晶片，然后将所述半导体晶片被切割成半导体管芯(例如SOC 100)，并且被封装，并且可进一步被集成到产品中，所述产品包括但不限于移动电话、智能电话、膝上型电脑、上网本、超级本、桌上型计算机、数字视频记录器、机顶盒和其中使用集成电路的任何其它装置。

[0026] 在一个实施例中，所述计算机文件形成包含电路的设计结构，下面描述了所述电路，并且以物理设计布局图、示意图、硬件-描述语言(例如，Verilog、VHDL等)的形式在图1-3和5中示出所述电路。例如，设计结构可为如下所描述的且在图1-3和5中示出的电路的文本文件或图形表示。设计工艺优选地将下面所描述的所述电路合成(或转换)到网表中，其中，所述网表为例如描述与集成电路设计中的其它元件和电路的连接的电线、晶体管、逻辑门、控制电路、I/O、模型等的列表，并且所述网表被记录在机器可读媒体中的至少一个上。
例如，所述媒体可为存储媒体，诸如CD、CF卡、其它闪速存储器或磁盘驱动器。在另一个实施例中，本文中所描述的硬件、电路和方法可被配置成到计算机文件中，当由处理器执行所述计算机文件时，所述计算机文件模拟下面所描述的且在图1-3、5和6中示出的电路的功能。
这些计算机文件可以用于电路模拟工具、示意图编辑器或其它软件应用中。

[0027] 如图所示，SOC 100包含动态电路105，如上所述的，所述动态电路105使用时钟以实行预充电阶段和评估阶段。在所述预充电阶段(或设置阶段)期间，所述动态电路105复位为预定逻辑状态-即，或逻辑零或逻辑一。在所述评估阶段期间，评估存储在所述动态电路105中的所述逻辑状态。所述动态电路105可以用于广泛范围的逻辑电路和装置，诸如CMOS逻辑电路、多米诺逻辑电路和存储器元件(例如，缓冲器、寄存器等)。

[0028] 动态电路105包含自适应保持器电路110，所述自适应保持器电路110防止由于在所述制备工艺中的变化造成的所述动态电路105中的异常行为。常规地，保持器电路可以用于动态电路，以防止当所述动态电路经受高泄漏条件时的异常行为。例如，当所述动态电路105不评估所述逻辑状态时，所述自适应保持器电路110维持(或保持)逻辑状态(并且因此，防止泄漏电流改变所述逻辑状态)，但当所述动态电路105评估所述逻辑状态或预充电时，准许所述逻辑状态改变。除了实行该功能之外，所述自适应保持器电路110也防止由于在所述制备工艺中的变化造成的所述动态电路105的异常行为，从而导致在所述动态电路105中的所述电路元件的改变的特性。例如，如果所述SOC 100形成于晶片的一个部分上，则所述动态电路105可具有强NMOS晶体管，但如果所述SOC100形成于所述晶片的不同部分上，则所述动态电路105可具有弱NMOS晶体管。因为工艺变化难以预测或控制，所以所述自适应保持器电路110被设计成防止跨越所述制备工艺的广泛范围的工艺变化的异常行为。

[0029] 图2为根据一个方面具有所述自适应保持器电路110的所述动态电路105的功能框图。所述动态电路105包含接收预充电信号299的预充电电路205。在一个方面中，所述预充电信号299充当用于所述动态电路105的时钟信号。在一个方面中，在所述预充电信号299的低周期期间，所述动态电路105处于预充电阶段，但在高周期期间，所述动态电路105处于评估阶段。所述预充电电路205的输出条件性地设定逻辑状态节点207的值。例如，在所述预充电信号299的低周期期间，所述预充电电路205可将逻辑状态节点207的电压驱动至VDD，但在高周期期间，所述预充电电路205准许逻辑状态节点207相对于所述预充电电路205浮置。

[0030] 还在所述自适应保持器电路110中的延迟电路210处接收所述预充电信号299。所述延迟电路210可为延迟所述预充电信号299的一系列反相器。如下面将更详细地讨论的，延迟信号供所述自适应保持器电路110使用，以防止驱动对抗，在所述驱动对抗中，与下拉电路230尝试将逻辑状态节点207的所述电压驱动至VSS(即，逻辑零)同时，所述自适应保持器电路110尝试将逻辑状态节点207的所述电压驱动至VDD(即，逻辑一)。然后，所述预充电信号299的所述延迟版本被传送到前级电路215。还有，所述自适应保持器电路110还包含旁路所述延迟电路210的前馈路径212，并且提供所述预充电信号299的未延迟版本作为到前级电路215中的第二输入。

[0031] 前级电路215被设计成在评估阶段期间防止所述下拉电路230错误地改变逻辑状态节点207的所述逻辑状态。为此，所述前级电路215包含NMOS晶体管220，所述NMOS晶体管220具有与用于所述下拉电路230中的NMOS晶体管235至少一个类似的特性。

[0032] 如上面所提到的，在所述制备工艺中的变化可引起相对于具有相同电路配置的其它动态电路所述动态电路105中的所述电路元件的所述特性改变。基于所述制备工艺可改变的特性的非限制性实例为晶体管的强度(即，其将电压驱动至电压轨诸如VDD或VSS的能力)或晶体管的泄漏程度(即，对于特定施加的栅电压流过晶体管的泄漏电流)。一般地，在用于特定动态电路的相同类型的电路元件之中，特性的所述改变为恒定的。例如，在第一动态电路中的所述NMOS晶体管可以全为强，而在第二动态电路(所述第二动态电路具有与所述第一动态电路相同的示意图)中的所述NMOS晶体管全为弱。PMOS晶体管的所述特性也有这种情况，其中在相同的动态电路中的所有所述PMOS晶体管具有大体上相同的特性。然而，在一些实例中，不同类型的电路元件的特性不相关。换言之，在第一类型电路元件的特性中的改变独立于在第二类型电路元件的特性中的改变。例如，在单个集成电路或SOC中，第一动态电路可具有强NMOS晶体管和弱PMOS晶体管，第二动态电路可具有强NMOS晶体管和强PMOS晶体管，第三动态电路可具有弱NMOS晶体管和弱PMOS晶体管，而第四动态电路可具有弱NMOS晶体管和强PMOS晶体管。因此，虽然设计者可以假设在特定动态电路中的相同类型的电路元件具有类似的特性，但设计者可能不能够假设不同类型的电路元件具有类似的特性。

[0033] 因为前级电路215和下拉电路230两者都包含NMOS晶体管(不管在所述制备工艺中的变化，所述NMOS晶体管具有大体上类似特性)，所以所述自适应保持器电路110可以防止所述下拉电路230错误地改变逻辑状态节点207的所述逻辑状态。在一个方面中，当逻辑状态节点207电浮置(即，不直接连接到或VDD或VSS)时，尽管如此，流过在所述下拉电路230中的所述NMOS晶体管235的所述泄漏电流可开始使在逻辑状态节点207处的所述电压放电，这可改变所述逻辑状态。然而，所述前级电路215被设计成使得在NMOS晶体管220中的所述泄漏电流(所述NMOS晶体管220中的所述泄漏电流可类似于所述NMOS晶体管235的所述泄漏电流)用于激活PMOS晶体管222，以上拉在逻辑状态节点207处的所述电压，由此抵消通过所述下拉电路230的所述泄漏电流。

[0034] 因为所述自适应保持器电路110包含至少一个电路元件(即，NMOS晶体管220)，所述至少一个电路元件(即，NMOS晶体管220)具有与在所述下拉电路230中的所述电路元件(即，NMOS晶体管235)类似的特性(例如，泄漏电流)，所以所述自适应保持器电路110能够适应于广泛范围的工艺变化，并且确保在所述动态电路105中的所述不同类型的电路元件的改变的特性不会导致异常行为。相比之下，如果所述自适应保持器电路110并不准许所述NMOS晶体管220控制所述自适应保持器电路110的输出电流，则所述动态电路105将不能保障为所述制备工艺的每个工艺拐点维持其逻辑状态。如下所述，如果在非自适应保持器电路中的所述PMOS晶体管具有小的泄漏电流，但在所述下拉电路230中的所述NMOS晶体管235具有大的泄漏电流，则该泄漏电流可错误地将逻辑状态节点207从逻辑一改变为逻辑零。

[0035] 所述自适应保持器电路110还包含保持器级225，所述保持器级225可包含用于维持或保持逻辑状态节点207的所述逻辑状态的反馈环路。例如，在评估阶段期间，所述下拉电路230使用一个或多个输入信号(诸如使能信号232和动态输入234)，以确定是否改变在逻辑状态节点207处的所述逻辑状态。如果所述输入信号指示逻辑状态节点207的所述逻辑状态不应改变，则所述保持器级225(连同在所述自适应保持器电路110中剩余的模块一起)将逻辑状态节点207维持在逻辑状态节点207的当前逻辑状态。然而，如果所述输入信号命令所述下拉电路230使在逻辑状态节点207处的所述电压放电(即，改变所述逻辑状态)，则所述电路230可这样做，而不会受到所述自适应保持器电路110的干扰。当逻辑状态节点207的所述逻辑状态复位时，一旦所述下拉电路230使在逻辑状态节点207处的所述电压放电，所述自适应保持器电路110就维持该逻辑状态直到下一个预充电阶段。

[0036] 图3为根据一个方面具有所述自适应保持器电路110的所述动态电路105的示意图。除了保持器电路225之外，所述动态电路105包含所述预充电电路205和所述下拉电路230。所述预充电电路205包含PMOS 360，所述PMOS 360将逻辑状态节点307条件性地耦接到VDD，以便将逻辑状态节点307的所述逻辑状态复位至逻辑一(即，VDD)。具体地，在所述预充电阶段期间，当预充电信号330为低时，PMOS 360接通，并且逻辑状态节点307被驱动至VDD。
然而，在所述评估阶段期间，当所述预充电信号330为高时，PMOS 360关断，并且逻辑状态节点307相对于所述预充电电路205从VDD解耦。

[0037] 所述下拉电路230包含串联耦接的两个NMOS晶体管。使能信号332控制NMOS 370的栅极，而动态输入334控制NMOS 372的栅极。在一个实例中，所述动态输入334可为来自存储器位单元的输出或任何其它动态输入。在所述评估阶段期间，当所述使能信号332和动态输入334两者都为高时，则导通NMOS 370和NMOS 372，并且将逻辑状态节点307耦接到VSS，并且逻辑状态节点307的所述电压被下拉至VSS(即，逻辑零)。

[0038] 所述保持器电路110包含多个串联的反相器，以延迟所述预充电信号330。因为所述预充电信号330流过发明人210，所以对应于控制信号331(即，用于所述保持器电路110的控制信号)的节点为所述预充电信号330的延迟的反相版本。然后，所述控制信号331用于操作所述前级电路215。具体地，所述控制信号331耦接到PMOS 364和NMOS 374的栅极。例如，当所述预充电信号330从高转变到低时，在某一延迟之后，所述控制信号331也从高转变到低，由此导通PMOS 364，但NMOS 374关断。

[0039] 而且，所述前级电路215沿着所述前馈路径212接收预充电信号330的未延迟版本。所述预充电信号330控制PMOS 322(在一个实施例中，所述PMOS 322具有与图2所示的PMOS 
222相同的功能)的所述栅极，而控制信号331控制PMOS 364和NMOS 374的所述栅极。因此，当PMOS 322和PMOS 364两者都接通时(忽略任何泄漏电流)，所述保持器信号340(即，用于所述自适应保持器电路110的控制信号)为高(即，在VDD处)。当所述控制信号331为高时，NMOS 374将所述保持器信号340驱动为低。在一个方面中，NMOS 374的宽度与长度的比率大于PMOS 322和PMOS 364的宽度与长度的比率。另外，在一个方面中，选择NMOS 374的尺寸，使得在NMOS 374和PMOS 322/PMOS 364的尺寸之间的比率等同于或大体类似于在NMOS 372和PMOS 366/PMOS 368的尺寸之间的比率。而且，虽然图3仅示出一个下拉电路230，但在其它实例中，所述动态电路105可包含耦接到逻辑状态节点307的多个并联下拉电路。

[0040] 所述保持器信号340控制PMOS 366的栅电压。当所述保持器信号340为低时，PMOS 366将PMOS 368的漏极耦接到VDD。当所述保持器信号为高时，PMOS 368的所述漏极浮置。
PMOS 368的栅极受反馈环路控制，所述反馈环路包含所述逻辑状态节点307和反相器，所述反相器允许所述保持器级225将所述逻辑状态节点307维持在所述逻辑状态节点307的当前值处。当在PMOS 366和PMOS 368的所述栅极处的所述电压都为低时，则所述逻辑状态节点
307被驱动至VDD。然而，如果这些晶体管中的任一个断开，则相对于所述保持器级225，将所述逻辑状态节点307与VDD断开连接。

[0041] 图4A和4B为根据一个方面对应于图3中的所述信号的时序图。具体地，图4A包含时序图400，在时序图400中，在所述动态电路105中的所述NMOS晶体管为强，并且所述PMOS晶体管为弱，而图4B包含时序图450，在时序图450中，在所述动态电路105中的所述NMOS晶体管为弱，并且所述PMOS晶体管为强。

[0042] 在由图400所示的实例中，由于所述制备工艺造成的所述PMOS和NMOS晶体管的所述变化可导致所述NMOS晶体管比所述PMOS晶体管更易泄漏。在时间A，当使在所述预充电电路205中的PMOS 360关断时，所述预充电信号330转变到高状态。同时，由于所述前馈路径212，所以所述预充电信号330的所述未延迟版本使在所述前级电路215中的PMOS 322关断，由此将所述保持器信号340与VDD断开连接。而且，所述延迟电路210的所述输出(即，控制信号331)仍然低，这意味着NMOS 374关断，并且因此，所述保持器信号340也与VSS断开连接。
因为所述保持器信号340与VDD和VSS两者都断开连接，所以在时间A所述保持器信号340电浮置-即，与任何电压轨没有直接的电连接。然而，因为NMOS 374比PMOS 322更强，并且具有更大的泄漏电流，所以流过NMOS 374的所述泄漏电流开始耗尽所述保持器信号340的所述电压，由此朝向VSS下拉所述保持器信号340。在时间A，所述保持器信号340保持耦接到VDD，并且因此不放电。

[0043] 在时间B，所述使能信号332为高，但所述动态输入334为低，并且因此，由于NMOS 372保持断开，所以逻辑状态节点307与VSS断开连接。而且，所述保持器信号340和预充电信号330两者都为高(不管将稍微被耗尽的所述保持器信号340的所述电压)，这意味着PMOS 
360和PMOS 366断开，由此将逻辑状态节点307与VDD断开连接。因此，逻辑状态节点307电浮置。尽管如此，由于流过NMOS 372的所述泄漏电流(假设流过NMOS 372的所述泄漏电流大于流过PMOS 360和PMOS 366的所述泄漏电流)，所以在时间B和时间C之间，在逻辑状态节点
307处的所述电压开始下降。然而，所述自适应保持器电路110开始激活(或导通)PMOS 366，以抵消流过NMOS 372的所述泄漏电流。如图400中所见，假设在所述下拉电路230中的NMOS 
372具有与在所述自适应保持器电路110中的NMOS 374相同的尺寸，流过NMOS 372和NMOS 
374的所述泄漏电流大体上相同。因此，所述保持器信号340和所述逻辑状态节点307的所述电压以类似的速率改变。当所述保持器信号340开始下降时，PMOS 366的所述栅电压减小，这增加了流过该晶体管的电流的量。虽然该下降可不能完全激活(即，导通)PMOS 366，但尽管如此，在栅电压中的所述改变开始导通PMOS 366，并且增加流过其中的电流，并且因此增加所述自适应保持器电路110的输出电流。通过使所述保持器信号340电浮置，通过NMOS 
374的泄漏电流引起所述保持器信号340下降，并且开始导通PMOS 366。因此，在所述保持器信号340中的下降调节与所述自适应保持器电路110相关联的激活延迟，使得PMOS 366开始导通，由此抵消在逻辑状态节点307上由所述下拉电路230引起的电压下降。

[0044] 在一个实例中，在时间A和时间C之间所述保持器信号340的所述电压减小的所述速率与在时间B和时间C之间逻辑状态节点307的所述电压减小的所述速率大体上相同。如果控制所述保持器信号340的所述电压的所述PMOS和NMOS晶体管的所述尺寸具有等同于或大体上类似于控制逻辑状态节点307的所述电压的所述PMOS和NMOS晶体管的尺寸，则可实现速率的该类似的改变。然而，为了使所述保持器信号340减轻在所述逻辑状态节点307的所述电压中的所述下降，并且减少逻辑状态节点307的正确逻辑状态被丢失的可能性，这两个速率没有必要完全相同。

[0045] 通过使用所述前馈路径212以更早地导通PMOS 366(即，在所述自适应保持器电路110开始激活之前减少延迟)，减轻或防止在逻辑状态节点307处的所述电压中的所述下降。
由PMOS 366提供的增加的电流减少由于通过NMOS 372的泄漏电流造成的逻辑状态节点307的所述电压降低的速率。更一般地说，不管在所述动态电路105中的所述PMOS和NMOS晶体管之间的所述强度和/或泄漏电流的差别，所述自适应保持器电路110能够适应于该差别，并且防止损失相关联的逻辑状态节点(诸如逻辑状态节点207或逻辑状态节点307)的所述逻辑状态。具体地，即使所述NMOS晶体管具有在时间B和时间C之间将以其他方式引起所述逻辑状态降低到VSS的泄漏电流，所述自适应保持器电路110也使用NMOS 374以引起所述保持器信号340下降，并且更早地开始导通PMOS 366。这样做增加了流过PMOS 366的所述电流，并且增加了所述自适应保持器电路110的输出电流，这抵消了流过NMOS 372的所述泄漏电流。因为所述自适应保持器电路110使用影响逻辑状态节点307(例如，NMOS 372)的相同类型的电路元件以影响所述保持器信号340(例如，NMOS 374)，所以可以处置所述NMOS晶体管比所述PMOS晶体管更强的情况，而不会引起异常行为。

[0046] 然而，如果在所述动态电路105中的所述PMOS晶体管和所述NMOS晶体管强度相同，而不是强度不同(即，两者都弱或两者都强)，则通过PMOS 322、PMOS 364和NMOS 374的所述泄漏电流将彼此抵消，并且所述保持器信号340将下降较少(或根本不下降)。然而，这是可接受的，由于通过NMOS 372的任何泄漏电流将由通过PMOS 360和PMOS 366的所述泄漏电流类似地抵消，所以逻辑状态节点307的所述电压将也不下降，并且因此，不存在所述逻辑状态节点307错误地改变其逻辑状态的风险。

[0047] 在时间C，所述控制信号331(即，所述预充电信号330的所述延迟版本)从低转变到高，由此激活NMOS 374，并且将所述保持器信号340耦接到VSS。驱动所述保持器信号340至VSS完全地激活(即，导通)PMOS 366，由此将逻辑状态节点307连接到VDD。而且，所述保持器信号340不再电浮置，但经由NMOS 374直接连接到VSS。作为响应，由流过NMOS 372的所述泄漏电流所引起的所述下降由PMOS 366将逻辑状态节点307驱动回到VDD来补救。然而，如上所述，通过更早地至少部分地激活PMOS 366，减轻在逻辑状态节点307处的所述电压下降，并且防止逻辑状态的错误改变。

[0048] 在时间D，所述使能信号332和所述动态输入334两者为高，并且因此，所述下拉电路230将逻辑状态节点307连接到VSS，并且开始使逻辑状态节点307放电。因为所述保持器信号340再次浮置，所以所述保持器信号340以如时间A中示出的相同方式下降，这开始激活PMOS 366。然而，因为所述NMOS 370和NMOS 372为强，所以在逻辑状态节点307上的所述电压快速放电，这使PMOS 368关断，并且防止来自PMOS 366的任何增加的电流影响逻辑状态节点307的所述电压。也就是说，即使所述自适应保持器电路110开始激活PMOS 366，这样做由于通过反相器的所述反馈环路快速使PMOS 366关断，所以不会不利地影响逻辑状态节点307的评估。

[0049] 在时间E，所述预充电信号330为低，这导通PMOS 360，并且将逻辑状态节点307连接到VDD，并且将逻辑状态节点307驱动到复位状态(即，逻辑一)中。在所述自适应保持器电路110中的PMOS 366也接通，这将附加连接提供到VDD，以一旦导通PMOS 368，就迫使驱动逻辑状态节点307的所述电压上升。而且，所述使能信号332为低，并且因此，NMOS 370断开，这将逻辑状态节点307与VSS断开连接，并且防止驱动对抗。然后，在时间F所示的所述评估阶段期间，重复在时间D的相同的工艺。

[0050] 时序图400示出使所述自适应保持器电路110与所述下拉电路230的行为匹配的一个优点。常规地，因为跨越在所述制备工艺中的变化，PMOS晶体管(所述PMOS晶体管用于所述保持器电路)的所述特性与NMOS晶体管(所述NMOS晶体管用于所述下拉电路)的所述特性不相关，所以很难使这两个电路的所述行为匹配。然而，所述自适应保持器电路110包含旁路所述延迟电路210的所述前馈路径212，并且准许所述保持器信号340在时间A和时间C之间浮置，所以这允许在所述自适应保持器电路110中的NMOS 374(所述NMOS 374具有类似于在所述下拉电路230中的NMOS 372的特性)以与NMOS 372影响逻辑状态节点307的类似方式来影响所述保持器信号340。

[0051] 不同于图4A中的，图4B示出时序图450，在时序图450中，在所述动态电路105中的所述NMOS晶体管为弱，但所述PMOS晶体管为强。如上所述，当所述NMOS晶体管为强时，所述自适应保持器电路110较早地开始激活PMOS 366，这有助于抵消由所述NMOS 372所引起的所述泄漏电流。相比之下，当PMOS晶体管为强且所述NMOS晶体管为弱时，所述自适应保持器电路110延迟激活PMOS 366，以提供所述下拉电路230更多时间来使逻辑状态节点307放电。

[0052] 在时间A，所述预充电信号330转变到高状态，这使在所述预充电电路205中的PMOS 360关断。同时，由于所述前馈路径212，所述预充电信号330的所述未延迟版本使在所述前级电路215中的PMOS 322关断，由此将所述保持器信号340与VDD断开连接。而且，所述控制信号331(所述控制信号331为所述延迟电路210的所述输出)为低，这意味着NMOS 374关断，并且因此，所述保持器信号340浮置。因为在该实例中所述NMOS晶体管为弱且泄漏较少，并且所述PMOS晶体管为强且泄漏较多，所以PMOS 322和PMOS 364相对于NMOS 374更强，并且所述保持器信号340的所述电压将下降小于在图4A中示出的所述下降(或根本不下降)。换言之，来自NMOS 374的任何泄漏电流由通过PMOS 322和PMOS 364的所述泄漏电流抵消，这或减少在所述保持器信号340中的所述下降或防止在所述保持器信号340中的所述下降。

[0053] 在时间B，所述使能信号332变得高，这导通NMOS 370，但所述动态输入334为低，从而保持NMOS 372断开。与图400对比，此处所述逻辑状态节点307的所述下降将或小于在图400中所示的逻辑状态节点307的所述下降或完全防止该下降。也就是说，通过NMOS 372(所述NMOS 372为弱)的任何泄漏电流由通过PMOS 360或PMOS 366(所述PMOS 360或PMOS 366为强)的泄漏电流来抵消。因此，当所述NMOS晶体管为弱但所述PMOS晶体管为强时，逻辑状态节点307的所述电压下降，使得丢失正确逻辑状态不是所关心的问题。

[0054] 然而，在该实例中，电路设计者面临另一个挑战，其中在所述下拉电路230中的弱NMOS晶体管比当所述NMOS晶体管为强时需要更长时间以使逻辑状态节点307放电。在时间C，所述使能信号332和动态输入334两者都为高，并且所述下拉电路230开始使逻辑状态节点307放电。然而，放电的速率比在图400中示出的放电的速率更慢。不同于图400中的，在图400中，通过准许所述保持器信号340下降，所述自适应保持器电路110更早地开始激活所述PMOS 366，此处所述自适应保持器电路110延迟激活PMOS 366，以便提供所述下拉电路230有尽可能多的时间(即，在所述控制信号331的由低到高转变之前将所述保持器信号340从高改变到低)，来使逻辑状态节点307放电。由通过NMOS 374的泄漏所引起的所述下降由流过PMOS 322和PMOS 364的所述泄漏电流来抵消，以维持所述保持器信号340接近VDD-例如，防止所述保持器信号340下降。在这样做时，维持PMOS 366的所述栅电压接近VDD，这减少流过PMOS 366和PMOS 368进入逻辑状态节点307的泄漏电流的量，这将以其他方式妨碍NMOS 
370和NMOS 372将逻辑状态节点307驱动至VSS。

[0055] 在时间D，所述控制信号331从低转变到高，引起所述保持器信号340从VDD转变到VSS，由此导通PMOS 366。然而，通过该时间，所述下拉电路230已经使逻辑状态节点307放电，这使PMOS 368关断，并且防止逻辑状态节点307通过所述自适应保持器电路110连接到VDD。因此，以此方式，所述自适应保持器电路110适应于以下情境：所述NMOS晶体管为弱且所述PMOS晶体管为强，通过等待直到在所述控制信号331中的所述低到高的转变在激活PMOS 366之前到达所述前级电路215。因此，所述电路设计者可以设计所述延迟电路210的所述延迟，使得在所述保持器信号340从VDD转变到VSS之前，用于给定工艺拐点的最弱的可能的NMOS晶体管仍然具有足够的时间使逻辑状态节点307放电。因此，使用相同的设计，当所述NMOS晶体管为强且所述PMOS晶体管为弱时，所述自适应保持器电路110可以更早地开始导通PMOS 366，并且当所述NMOS晶体管为弱且所述PMOS晶体管为强时，所述自适应保持器电路110可以更迟地导通PMOS 366。

[0056] 图5为根据一个方面具有全局自适应保持器电路505的动态电路500的功能框图。与示出了可与一个或多个并联下拉电路一起使用的自适应保持器电路110的图2对比，所述全局自适应保持器电路505可与多个并联下拉电路515一起使用。也就是说，虽然在图2中的所述自适应保持器电路110可具有耦接到相同的逻辑状态节点的多个下拉电路230，但是所述全局自适应保持器电路505具有各自耦接到一个或多个并联下拉电路515的多个逻辑状态节点520。

[0057] 所述动态电路500包含用于各个逻辑状态节点520中的每个逻辑状态节点520的相应的预充电电路205。可替代地是，代替多个预充电电路205，所述动态电路500可包含一个预充电电路205，所述预充电电路205使用多个缓冲器以驱动所述逻辑状态节点520。和图2中的一样地，预充电信号730被馈入至所述延迟电路210和所述前馈路径212中。所述预充电信号730的所述延迟版本和所述未延迟版本供所述前级电路215使用，以便控制所述全局控制信号(未示出)，并且适应于在所述NMOS和PMOS晶体管之间的特性中的所述差别，如上所述。然而，不同于在图2中所示的所述保持器电路，所述全局自适应保持器电路505包含多个缓冲器510，所述多个缓冲器510将所述全局控制信号(即，全局保持器信号)驱动至相应的保持器级225作为多个本地控制信号(即，作为多个本地保持器信号)。然后，将所述保持器级225(即，“本地”保持器电路)耦接到所述逻辑状态节点520中的相应的一个逻辑状态节点520，以在所述逻辑状态节点520中的每个逻辑状态节点520处实行上述功能。因此，所述全局自适应保持器电路505仅需要所述延迟电路210、前馈路径212、和前级电路215的一个例子，以跨越所述动态电路500驱动多个逻辑状态节点520。

[0058] 所述逻辑状态节点520耦接到相应的并联下拉电路515。这些并联下拉电路515可包含一个下拉电路(例如，图3中所示的所述下拉电路230)或多个并联下拉电路。同样地，动态电路500提供多个逻辑状态节点520，所述多个逻辑状态节点520可以连接到并联下拉电路515的独立组。因此，所述全局自适应保持器电路505可通过在不同的并联下拉电路515之中共享所述延迟电路210、前馈路径212和前级电路215，减少所述动态电路500的大小和复杂度。

[0059] 图6示出根据一个方面用于控制自适应保持器电路以防止在评估阶段期间逻辑状态的损失的方法600。在一些方面，所述方法800可对应于图1、2、3和5的所述电路的操作，并且相对于所述方法800描述的电路元件可对应于参考图1、2、3和5描述的电路元件。在框605处，所述方法包括响应于流过第一NMOS晶体管的第一泄漏电流，改变逻辑状态节点的电压。所述第一NMOS晶体管可在下拉电路中。因为在该时间段的至少一部分内，所述逻辑状态节点被电浮置，所以所述第一泄漏电流可以潜在地错误地减少所述逻辑状态节点的所述电压直到发生逻辑状态的损失。

[0060] 在框610处，所述方法进一步包括响应于流过第二NMOS晶体管的第二泄漏电流，改变与保持器电路相关联的控制信号的所述电压。所述第二NMOS晶体管可在所述保持器电路中，并且可耦接到可为保持器信号的所述控制信号。在一个实例中，所述控制信号被电浮置(即，未连接到任何电压轨)，由此准许所述第二泄漏电流流过所述第二NMOS晶体管，以改变所述控制信号的所述电压。因为不管在所述制备工艺中的变化，所述第一NMOS晶体管和所述第二NMOS晶体管可具有类似特性(例如，引起相同量的泄漏电流)，所以在所述保持器电路中的所述第二NMOS晶体管以在所述下拉电路中的所述第一NMOS晶体管改变浮置逻辑状态节点的电压的类似的速率，改变所述浮置控制信号的所述电压。

[0061] 在框615处，所述方法进一步包括基于所述控制信号的所改变的电压，至少部分地激活PMOS晶体管，以抵消在所述逻辑状态节点的电压中的所述改变。在一个方面中，由通过所述第二NMOS晶体管的所述泄漏电流所引起的所述控制信号的电压中的减小可不完全激活所述PMOS晶体管，但尽管如此，在电压中的所述减小增加流过所述PMOS晶体管的所述电流，并且因此，增加所述保持器电路的输出电流。在所述保持器电路的所述输出电流中的该增加抵消(即，减轻)由在所述下拉电路中的所述第一NMOS晶体管的所述泄漏电流引起的在电压中的所述改变。以此方式，即使所述第一NMOS晶体管为强，通过由所述保持器电路提供的增加的输出电流减少或减轻在动态输入为低的评估阶段期间，在所述下拉电路中的所述第一NMOS晶体管改变所述逻辑状态节点的所述电压的所述速率。

[0062] 已经描述了很多方面。然而，对这些方面的各种修改是可能的，并且本文中呈现的原理也可应用于其它方面。

[0063] 提供对所揭示方面的先前描述，以使本领域的技术人员能够制作或使用所揭示的方面。对于本领域的技术人员，对这些方面的各种修改将是显而易见的，并且在不脱离本公开的范围的情况下，本文中所限定的原理可应用于其它方面。因此，本公开不旨在限于本文中所示的方面，而应与符合如通过所附权利要求书限定的原理和新颖特征的可能的最广范围一致。