[0001] 本发明涉及仿真器领域，特别是涉及一种仿真系统。

[0002] 处理器芯片内有用户开发的用户程序，在用户程序的编写和调试中，所使用的工具一般是处理器芯片仿真器。仿真器内使用包含产品处理器芯片各项功能的仿真芯片，用于模拟产品处理器芯片的工作行为，仿真芯片与仿真器其他部件(存放用户程序的程序存储器、存放数据的数据存储器，以及用户电脑上的集成开发环境等)配合实现用户程序的仿真运行和各项调试功能。

[0003] 由于芯片厂商的同一系列芯片产品的存储器特性和大小可能有所不同，同时考虑使用仿真器调试用户程序时主要关注功能调试，不关注存储器的性能，现有的针对同一系列芯片的仿真器通常是同一种仿真器系统，采用SRAM(Static Random Access Memory，静态随机存取存储器)来等效替代产品芯片中用作程序存储器和数据存储器的各种特性的非易失性存储器，包括EEPROM(Electrically Erasable Programmable Read-Only Memory，电可擦可编程只读存储器)、FLASH(闪速存储器)等非易失性存储器，在读取、执行用户程序，以及写入、读取数据时，功能上是等效的。同时，由于SRAM的读写寿命一般都远大于非易失性存储器，鉴于仿真器经常要下载和读取用户程序、读写数据的特点，在仿真器中使用SRAM等效替代产品芯片的非易失性存储器作为程序存储器和数据存储器可以延长仿真器的使用寿命。同时SRAM读写速度一般要高于非易失性存储器，也有助于提高调试效率(程序下载速度、执行速度、数据读写速度等)，因此，现有仿真器中都是以SRAM等效替代产品芯片的非易失性存储器作为程序存储器和数据存储器的，这种做法是合理的。

[0004] 但是，非易失性存储器除了读写擦除等功能特性外，还具有数据掉电不丢失的特性；而SRAM掉电后数据丢失，无法直接模拟掉电数据不丢失特性。如果在仿真器下电后，令SRAM进入非片选状态，并使用电池给SRAM供电，虽然可以使其具有等效的掉电不丢失数据的特性，但因为SRAM静态电流的存在，电池使用不了很长时间，并不是一个好的解决方案。如果以Flash等非易失性存储器替代SRAM，因为读写时序和操作特性不同，页大小不同等，还必须做较为复杂的接口转换工作，耗时且影响稳定性。

[0012] 如图所示，所述仿真器系统包括处理器芯片仿真器1和安装在电脑上的集成开发环境6。所述处理器芯片仿真器1包括仿真芯片2，SRAM存储器3，管理模块4，非易失性存储器5。所述SRAM存储器3通过第一标准数据/地址总线7分别与仿真芯片2和管理模块4连接，所述管理模块4通过通信接口8与安装在电脑上的集成开发环境6进行通讯，所述管理模块4通过第二标准数据/地址总线9与非易失性存储器5连接。

[0013] 仿真芯片2通过第一标准数据/地址总线7对SRAM存储器3进行读写操作；管理模块4通过通信接口8从集成开发环境6接收指令。管理模块4通过第一标准数据/地址总线7对SRAM存储器3进行读写操作。管理模块4通过控制信号10控制仿真芯片2进入或退出复位状态。管理模块4通过第二标准数据/地址总线9对非易失性存储器5进行读写操作。管理模块4可使用通用处理器芯片实现，非易失性存储器5可选用通用的Flash、EEPROM等。

[0014] 仿真系统下电前，用户在集成开发环境6上通过通信接口8向管理模块4发出保存数据指令，管理模块4通过控制信号10控制仿真芯片2进入复位状态，进入复位状态后，仿真芯片2不能通过第一标准数据/地址总线7操作SRAM存储器3，管理模块4通过第一标准数据/地址总线7从SRAM读取出所有数据，然后通过第二标准数据/地址总线9把这些数据全部写入非易失性存储器5中。仿真系统重新上电，管理模块4首先通过控制信号10控制仿真芯片2进入复位状态，使仿真芯片2不能通过第一标准数据/地址总线7操作SRAM存储器3，然后管理模块4通过第二标准数据/地址总线9从非易失性存储器5读取出所有数据，再通过第一标准数据/地址总线7把这些数据全部写入SRAM存储器3中。最后管理模块4通过控制信号10控制仿真芯片2退出复位状态，退出复位状态后，仿真芯片
2能通过第一标准数据/地址总线7操作SRAM存储器3。

[0015] 这样，仿真系统下电前，模拟芯片非易失性存储器的SRAM存储器3内的数据都被保存进仿真器的非易失性存储器5内，不会丢失掉；仿真系统重新上电后，这些数据首先被自动恢复到SRAM存储器3内，然后仿真芯片2才开始操作SRAM存储器3。

[0016] 以上所述仅为本发明的具体实施方式和实施例，本发明保护范围并不局限于此。