[0001] 本发明大体上涉及半导体存储器及方法，且更特定来说，涉及与更新可靠性数据相关的设备及方法。

[0002] 存储器装置通常被提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误信息等等)，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)等等。非易失性存储器可通过在未被供电时保留所存储的数据来提供永久性数据，且可包含NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)及电阻可变存储器，例如，相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)及磁阻性随机存取存储器(MRAM)等等。

[0003] 存储器装置可组合在一起以形成例如固态驱动器(SSD)的存储器系统的存储卷。固态驱动器可包含非易失性存储器(例如，NAND快闪存储器及NOR快闪存储器)，及/或可包含易失性存储器(例如，DRAM及SRAM)，以及各种其它类型的非易失性及易失性存储器。

[0004] SSD可用以替换硬盘驱动器作为计算机的主要存储卷，这是因为就性能、大小、重量、坚固性、操作温度范围及电力消耗而言，固态驱动器相对于硬盘驱动器可具有优势。举例来说，与磁盘驱动器相比较，SSD可具有优良的性能，这是归因于SSD没有移动零件，这可避免查找时间、时延，及与磁盘驱动器相关联的其它机电延迟。

[0005] 存储器用作各种各样的电子应用的易失性及非易失性数据存储装置。非易失性存储器可用于便携式电子装置中，例如，膝上型计算机、便携式记忆棒、数码相机、蜂窝电话、例如MP3播放器的便携式音乐播放器、电影播放器，及其它电子装置。存储器单元可被布置成多个阵列，其中所述阵列用于存储器装置中。

[0006] 当将数据从一个位置发送(例如，传达、传递、传送、传输等等)到另一位置时，存在可发生错误的可能性。当将数据存储在存储器中时，也可随着时间推移而发生错误。存在可用以对数据进行编码以使得可检测及/或校正错误的若干技术。因为将数据例行地发送到存储器及从存储器发送数据且将数据存储在存储器中，所以存储器可采用错误校正技术来试图校正与所述存储器相关联的数据。

[0007] 一种类型的错误校正依赖于低密度奇偶校验(LDPC)码。可将未编码(例如，“原始”)数据编码成码字以供传输及/或存储。随后可对所述码字进行解码以恢复所述数据。强大的错误校正可为期望的，但需与时延、吞吐量及/或功率约束(例如由便携式电子装置强加的功率约束)保持平衡。

[0012] 本发明包含与更新可靠性数据相关的设备及方法。若干方法可包含：在可变节点处接收带有第一硬数据值的第一可靠性数据值(例如，最大可靠性数据值)或带有第二硬数据值的第二可靠性数据值(例如，最小可靠性数据值)；将所述第一硬数据值或所述第二硬数据值发送到根据奇偶校验码而耦合到所述可变节点的每一校验节点；及基于来自所述校验节点的一部分的输入而更新所述可靠性数据。举例来说，可靠性电路可经配置以提供针对特定硬数据值的特定可靠性数据值，例如响应于第一硬数据值的最大可靠性数据值或响应于第二硬数据值的最小可靠性数据值(例如，在硬数据模式中)。然而，在软或半软模式中，所述可靠性电路可经配置以提供其它初始可靠性数据值(例如，在最大值与最小值之间)。

[0013] 在本发明的以下具体实施方式中，参考形成本发明的一部分的附图，且在附图中作为说明而展示可如何实践本发明的一或多个实施例。充分详细地描述这些实施例以使得所属领域的一般技术人员能够实践本发明的实施例，且应理解，在不脱离本发明的范围的情况下，可利用其它实施例且可作出过程改变、电改变及/或结构改变。如本文中所使用，特别是相对于图式中的参考数字的指示符“C”、“N”、“M”、“P”及“V”指示可包含如此指定的若干特定特征。如本文中所使用，“若干”特定事物可指一或多个此类事物(例如，若干存储器装置可指一或多个存储器装置)。

[0014] 本文中的诸图遵循编号惯例，其中首位数字或前几位数字对应于图式的图号且剩余数字识别所述图式中的元件或组件。不同图之间的类似元件或组件可通过使用类似数字而识别。举例来说，114可指图1中的元件“14”，且类似元件可在图3中被称为314。将了解，可添加、交换及/或消除本文中的各种实施例中展示的元件，以便提供本发明的若干额外实施例。此外，将了解，诸图中提供的元件的比例及相对尺度意欲说明本发明的某些实施例，且不应被认作限制性意义。

[0015] 图1为根据本发明的若干实施例的呈包含至少一个存储器系统104的计算系统100的形式的设备的框图。如本文中所使用，存储器系统104、控制器108或存储器装置
110也可被单独地视为“设备”。举例来说，存储器系统104可为固态驱动器(SSD)，且可包含主机接口106、控制器108(例如，处理器及/或其它控制电路系统)，及若干存储器装置
110-1、…、110-M(例如，固态存储器装置(例如，快闪装置))，存储器装置110-1、…、110-M提供存储器系统104的存储卷。在另一实施例中，存储器系统104可为单一存储器装置。

[0016] 如图1所说明，控制器108可经由多个通道而耦合到主机接口106且耦合到存储器装置110-1、…、110-M，且可用以在存储器系统104与主机102之间发送数据。接口106可呈标准化接口的形式。举例来说，当存储器系统104在计算系统100中用于数据存储时，接口106可为串行高级技术附件(SATA)、外围组件互连高速(PCIe)或通用串行总线(USB)，以及其它连接器及接口。然而，一般而言，接口106可提供用于在存储器系统104与具有用于接口106的兼容受体的主机102之间传递控制、地址、数据及其它信号的接口。

[0017] 主机102可为主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、移动电话或存储卡阅读器，以及各种其它类型的主机。主机102可包含系统母板及/或背板，且可包含若干存储器存取装置(例如，若干处理器)。主机102还可为存储器控制器，例如在存储器系统104为存储器装置(例如，具有裸片上控制器)的情况下。

[0018] 控制器108可与若干存储器装置110-1、…、110-M(其在一些实施例中可为单一裸片上的若干存储器阵列)通信以控制数据读取、写入及擦除操作，以及其它操作。在一些实施例中，控制器108可位于所述同一裸片上，或位于不同于若干存储器装置110的任一者或全部的裸片上。

[0019] 虽然未特定地说明，但在一些实施例中，控制器108可包含用于将控制器108耦合到存储器装置110-1、…、110-M的每一通道的离散存储器通道控制器。举例来说，控制器108可包含用于控制对若干存储器装置110-1、…、110-M的存取及/或用于促进主机102与存储器装置110-1、…、110-M之间的数据传送的呈硬件及/或固件(例如，一或多个集成电路)及/或软件的形式的若干组件。

[0020] 如图1所说明，控制器108可包含可靠性电路112及错误校正电路114。举例来说，可靠性电路112可为对数似然比(LLR)电路，及/或错误校正电路114可为低密度奇偶校验(LDPC)电路。可靠性电路112及错误校正电路114中的每一者可为例如专用集成电路(ASIC)的离散组件，或所述组件可反映由控制器108内的未必具有与控制器108的其它部分分离的离散物理形式的电路系统提供的功能性。虽然在图1中被说明为控制器108内的组件，但可靠性电路112及错误校正电路114中的每一者可在控制器108外部，或具有位于控制器108内的若干组件及位于控制器108外部的若干组件。

[0021] 错误校正电路114可包含两种类型的处理节点：可变节点及校验节点。处理节点可根据代码的奇偶校验码而耦合。在本发明的若干实施例中，可变节点可被实施为循环存储器，且校验节点可被实施为计算(例如，演算)奇偶校验数据(例如，执行征候(syndrome)校验)及/或使可靠性数据递增及/或递减(以及其它功能)的电路。因而，校验节点可包含XOR电路及/或递增/递减计数器，以及其它电路系统。在若干实施例中，可变节点可被实施为递增/递减计数器(例如，饱和递增/递减计数器)，且校验节点可被实施为组合逻辑(例如，异或(XOR)电路)。到错误校正电路114的输入可为如从可靠性电路112接收的来自存储器110的硬数据(例如，与来自可靠性电路112的可靠性数据一起被包含)。可针对每一可变节点而存储LLR值，且可如本文中所描述在解码的每一层(举例来说，或一些多个层，或每一反复一次)期间更新LLR值。

[0022] 在若干实施例中，到错误校正电路114的输入可包括半软数据或全软数据(例如，响应于对硬数据及/或半软数据的征候校验的失败)。硬数据为仅对应于存储器单元的数据状态的数据。举例来说，2位存储器单元可编程到四个数据状态中的一者，其中每一数据状态对应于数据00、01、10或11中的一者。举例来说，数据状态00及01的(最高有效位(MSB)的)硬数据为0，而数据状态10及11的硬数据为(MSB的)1。与此对比，与存储器单元相关联的软数据可指示在状态分布(例如，阈值电压(Vt)分布)内存储在存储器单元上的表示存储器单元被编程到的目标状态的状态(例如，阈值电压(Vt))的位置。另外，与存储器单元相关联的软数据可指示存储器单元的状态是否对应于存储器单元被编程到的目标状态的概率。存储器装置可经配置以确定从其读取的硬数据的特定数目个软数据位。对于上文所描述的2位存储器单元，软数据的实例可包含使用四个位的较大分辨率，其可表示多达16种不同状态。半软数据指示软数据的一部分与硬数据一起被发送。全软数据指示所有软数据与硬数据一起被发送。本文中更详细地描述与控制器108相关联的额外功能性。

[0023] 若干存储器装置110-1、…、110-M可包含存储器单元(例如，非易失性存储器单元)的若干阵列。举例来说，所述阵列可为具有NAND架构的快闪阵列。然而，实施例不限于特定类型的存储器阵列或阵列架构。举例来说，所述存储器单元可被分组成包含若干物理页的若干块。若干块可包含在存储器单元的平面中，且阵列可包含若干平面。作为一个实例，存储器装置可经配置以每页存储8KB(千字节)的用户数据、每块存储128页的用户数据、每平面存储2048个块，及每装置存储16个平面。

[0024] 在操作中，举例来说，数据可作为数据页而写入到存储器(例如，系统104的存储器装置110-1、…、110-M)及/或从存储器(例如，系统104的存储器装置110-1、…、110-M)读取。因而，数据页可被称为存储器系统的数据传送大小。数据可以被称为扇区(例如，主机扇区)的数据段发送到主机(例如，主机102)/从主机(例如，主机102)发送。因而，数据扇区可被称为主机的数据传送大小。

[0025] 图2A到2I说明根据本发明的若干实施例的用于更新可靠性数据的流程图。虽然在图2A到2I中未特定地说明，但实施LDPC方案的错误校正电路可包含根据奇偶校验码而耦合的众多可变节点及校验节点。LDPC码为一类二进制线性块码，其中一组码字跨越稀疏奇偶校验矩阵H的零空间。LDPC码可由被称为因子图的二分图表示，所述因子图说明可变节点、校验节点及其之间的连接。LDPC解码过程也可被称为在因子图的边缘(节点之间的连接)上方的反复消息传递过程。

[0026] 图2A说明初始化步骤，其中在若干可变节点216-1、216-2、…、216-V处从可靠性电路212(例如，LLR电路)接收包含硬数据的可靠性数据。由可变节点216-1、216-2、…、216-V中的每一者接收的包含硬数据的可靠性数据未必相同(例如，可变节点216-1可接收硬数据“HD1”，可变节点216-2可接收硬数据“HD2”，且可变节点216-V可接收硬数据“HD3”)，这是因为硬数据值可由从存储器装置读取的码字导出。硬数据(例如，码字)可从存储器装置(例如，图1所说明的存储器装置110)读取且由可靠性电路212接收以用于将包含硬数据的可靠性数据的确定(例如，分配、产生等等)。虽然未特定地说明，但可靠性电路212可向可变节点216-1、216-2、…、216-V提供半软数据及/或全软数据(例如，响应于针对硬数据及/或半软数据的失败征候校验)。

[0027] 可靠性数据可由可靠性电路212产生。可变节点216-1、216-2、…、216-V可接收带有第一硬数据值的第一可靠性数据值(例如，最大可靠性数据值)或带有第二硬数据值的第二可靠性数据值(例如，最小可靠性数据值)(例如，在硬数据模式中)。可靠性电路212可经配置以提供针对特定硬数据值的特定可靠性数据值，例如响应于第一硬数据值的最大可靠性数据值或响应于第二硬数据值的最小可靠性数据值(例如，在硬数据模式中)。
然而，在软或半软模式中，可靠性电路212可经配置以提供其它初始可靠性数据值(例如，在最大值与最小值之间)。

[0028] 可变节点216-1、216-2、…、216-V可存储所接收的可靠性数据，举例来说，响应于硬数据输入具有第一硬数据值(例如，第一二进制值)的第一可靠性数据值或响应于硬数据输入具有第二硬数据值(例如，第二二进制值)的第二可靠性数据值。在若干实施例中，可靠性数据可为LLR值的二进制补码表示。举例来说，对于“0”硬数据值，二进制补码值可大于等于零(例如，最大LLR值)，且对于从存储器接收的“1”硬数据值，二进制补码值可小于零(例如，最小LLR值)。

[0029] 可靠性电路212可经配置以提供针对相应硬数据值的最大或最小LLR值作为到错误校正电路(例如，图1所说明的错误校正电路114)的初始输入。在三位实施方案(例如，包含共同地表示可靠性数据的一位硬数据及二位计数)，“0”硬数据值可对应于为+3的二进制补码LLR值，且“1”硬数据值可对应于为-4的二进制补码LLR值。下表说明包含一位硬数据、二位可靠性数据的三位值与表示可靠性数据的二进制补码值之间的对应：

[0030] 表1

[0031]3位值 硬数据 二进制补码LLR
000 0 0
001 0 1
010 0 2
011 0 3
100 1 -4
101 1 -3
110 1 -2
111 1 -1

[0032] 如表1中所说明，三位值的最高有效位(MSB)可包括硬数据值。虽然在表1中未说明，但二进制补码LLR可自动地基于硬数据而设置为特定值(例如，最大值或最小值)。因此，为0、1及2的二进制补码LLR值可初始地设置为3，且为-3、-2及-1的二进制补码LLR值可初始地设置为-4。实施例不限于三位实施方案，其为硬数据值与LLR值的相应对应、使用最大及最小LLR值，或使用二进制补码表示(例如，因为可使用例如符号量值的其它表示)，其用以说明实例实施方案以促进对本发明的理解。

[0033] 图2B说明特定可变节点216-1及根据奇偶校验码而耦合到特定可变节点216-1的多个校验节点218-1、218-2、218-3、…、218-C。在第一反复期间，可变节点(例如，图2A所说明的可变节点216-1、216-2、…、216-V)中的每一者可将硬数据发送到耦合到所述可变节点的多个校验节点中的每一者(例如，可变节点216-1可将硬数据“HD1”发送到校验节点218-1、218-2、218-3、…、218-C)。可变节点216-1可将相同硬数据发送到每一校验节点218-1、218-2、218-3、…、218-C。

[0034] 虽然在图2B中未特定地说明，但特定可变节点216-1可将所存储的包含硬数据的可靠性数据发送到耦合到特定可变节点216-1的校验节点218-1、218-2、218-3、…、218-C。在若干实施例中，特定可变节点216-1可包含递增/递减计数器，在此情形中，特定可变节点216-1可在没有可靠性数据的情况下发送硬数据，这是因为特定可变节点216-1可更新可靠性数据。在一些实施例中，特定可变节点216-1可为没有计数器的存储器，在此情形中，所述特定可变节点可发送包含硬数据的可靠性数据，使得校验节点218-1、218-2、
218-3、…、218-C可更新可靠性数据。

[0035] 图2C说明特定校验节点218-1在第一反复期间从耦合到特定校验节点218-1的若干可变节点216-1、216-2、…、216-V中的每一者接收相应硬数据值。如本文中所描述，从可变节点216-1、216-2、…、216-V中的每一者接收的相应硬数据值可独立于其它硬数据值，因此，图2C将硬数据展示为来自可变节点216-1的“HD1”、来自可变节点216-2的“HD2”及来自可变节点216-V的“HD3”。将不同指示符用于硬数据并不暗示相应硬数据值是不同的(例如，所有所述值有可能为相同的，例如为“1”)。在若干实施例中，特定校验节点218-1可从耦合到特定校验节点218-1的若干可变节点216-1、216-2、…、216-V中的每一者接收带有硬数据值的相应可靠性数据值。

[0036] 校验节点218-1可至少部分地基于(例如，在一些实施例中仅基于)所接收的相应硬数据值来计算奇偶校验数据(例如，执行征候校验)。举例来说，校验节点218-1可通过对来自可变节点216-1、216-2、…、216-V中的每一者的硬数据值执行XOR操作来计算第一奇偶校验数据。校验节点218-1可通过对所述第一奇偶校验数据及从相应可变节点(例如，可变节点216-1)接收的相应硬数据执行XOR操作来计算第二奇偶校验数据。所述第二奇偶校验数据可如下文更详细地所描述而发送到相应可变节点。在若干实施例中，每一校验节点(例如，校验节点218-1、218-2、218-3、…、218-C)可每时钟周期计算奇偶校验数据一次。

[0037] 图2D说明特定校验节点218-1将相应奇偶校验数据发送到相应可变节点216-1、216-2、…、216-V。所述奇偶校验数据可为上文所描述的第二奇偶校验数据(例如，至少部分地基于(例如，在一些实施例中仅基于)来自相应可变节点的硬数据与由校验节点218-1接收的所有硬数据的XOR的结果的XOR而计算)。因此，图2D说明校验节点218-1将奇偶校验数据“XOR1”发送到可变节点216-1、将奇偶校验数据“XOR2”发送到可变节点216-2及将奇偶校验数据“XOR3”发送到可变节点216-V。如图2D所说明，从校验节点218-1发送的奇偶校验数据可为第一反复的第一层的一部分。下文更详细地描述消息传递的分层方法。奇偶校验数据可有效地替换从可变节点216-1、216-2、…、216-V发送的硬数据作为经更新硬数据。在若干实施例中，特定校验节点218-1可将相应可靠性数据与相应奇偶校验数据一起发送到相应可变节点216-1、216-2、…、216-V。所述相应可靠性数据可为由相应可变节点216-1、216-2、…、216-V发送的相同可靠性数据，或所述可靠性数据可由校验节点218-1在传输之前更新。

[0038] 可变节点216-1、216-2、…、216-V中的每一者可至少部分地基于(例如，在一些实施例中仅基于)其分别从校验节点218-1接收的奇偶校验数据及/或从校验节点218-1接收的经更新可靠性数据来更新其分别存储的可靠性数据。在若干实施例中，可变节点216-1、216-2、…、216-V可通过至少部分地基于(或，在一些实施例中仅基于)从特定校验节点218-1接收的奇偶校验数据(例如，与在消息传递算法的所述反复的过去、当前或未来层或不同反复期间从任何其它校验节点接收的奇偶校验数据无关)而使可靠性数据值递增或递减来更新其相应可靠性数据。可变节点216-1、216-2、…、216-V可每时钟周期使所存储的可靠性数据递增或递减一次。关于包含存储在可变节点216-1、216-2、…、216-V处的最大及/或最小可靠性数据值的那些实施例，可在由最大值及最小值界定的范围内使可靠性数据值递增及/或递减，使得(举例来说)如果可靠性数据值已处于最大值且所接收的奇偶校验数据值要求使可靠性数据值递增，那么所述可靠性数据值将不会被递增。在若干实施例中，可变节点216-1、216-2、…、216-V可通过存储从特定校验节点218-1接收的经更新可靠性数据来更新其相应可靠性数据。

[0039] 图2E到2H说明来自耦合到特定可变节点216-1的那些校验节点218-1、218-2、218-3、…、218-C的消息传递的反复的四个层。在若干实施例中，一个层可包含至少部分地基于(或，在一些实施例中仅基于)来自耦合到特定可变节点216-1的校验节点218-1、
218-2、218-3、…、218-C中的一者的奇偶校验数据而使可变节点216-1处的所存储的可靠性数据值递增或递减。在若干实施例中，一个层可包含至少部分地基于(或，在一些实施例中仅基于)来自耦合到特定可变节点216-1的校验节点218-1、218-2、218-3、…、218-C中的一者的经更新可靠性数据来更新可变节点216-1处的所存储的可靠性数据值。

[0040] 图2E说明耦合到可变节点216-1的校验节点218-1、218-2、218-3、…、218-C中的第一校验节点218-1在第一反复的第一层中将奇偶校验数据(例如，“XOR-A”)发送到可变节点216-1。由第一校验节点218-1发送的奇偶校验数据可至少部分地基于(例如，在一些实施例中仅基于)由可变节点216-1及其它可变节点(未说明)发送的硬数据。在第一层中，可变节点216-1可至少部分地基于(例如，在一些实施例中仅基于)从第一校验节点218-1接收的奇偶校验数据来更新随其存储的可靠性数据。因为奇偶校验数据的接收，响应于奇偶校验数据而更新可靠性数据可包含更新奇偶校验数据(例如，接收奇偶校验数据致使可靠性数据被更新)。至少部分地基于(例如，在一些实施例中仅基于)奇偶校验数据来更新可靠性数据可包含根据所接收的奇偶校验数据值而使可靠性数据值递增或递减。举例来说，如果奇偶校验数据XOR-A为第一值(例如，二进制“1”)，那么可变节点216-1可使可靠性数据递增，且如果奇偶校验数据XOR-A为第二值(例如，二进制“0”)，那么可变节点216-1可使可靠性数据递减。使可靠性数据递增及/或递减可包含使可靠性数据递增及/或递减预定量，除非所存储的可靠性数据值的递增或递减将超过可靠性数据值的预定范围。虽然在图2E中未特定地说明，但校验节点218-1可将带有奇偶校验数据的经更新可靠性数据发送到特定可变节点216-1。在第一层中，可变节点216-1可至少部分地基于(例如，在一些实施例中仅基于)从第一校验节点218-1接收的经更新可靠性数据来更新随其存储的可靠性数据。

[0041] 图2F说明耦合到可变节点216-1的校验节点218-1、218-2、218-3、…、218-C中的第二校验节点218-2在第一反复的第二层中将奇偶校验数据(例如，“XOR-B”)发送到可变节点216-1。在所述第二层中，可变节点216-1可至少部分地基于(例如，在一些实施例中仅基于)从第二校验节点218-2接收的奇偶校验数据来更新随其存储的可靠性数据。虽然在图2F中未特定地说明，但校验节点218-2可将带有奇偶校验数据的经更新可靠性数据发送到特定可变节点216-1。在所述第二层中，可变节点216-1可至少部分地基于(例如，在一些实施例中仅基于)从第一校验节点218-2接收的经更新可靠性数据来更新随其存储的可靠性数据。

[0042] 图2G说明耦合到可变节点216-1的校验节点218-1、218-2、218-3、…、218-C中的第三校验节点218-3在第一反复的第三层中将奇偶校验数据(例如，“XOR-C”)发送到可变节点216-1。在所述第三层中，可变节点216-1可至少部分地基于(例如，在一些实施例中仅基于)从第三校验节点218-3接收的奇偶校验数据来更新随其存储的可靠性数据。虽然在图2G中未特定地说明，但校验节点218-3可将带有奇偶校验数据的经更新可靠性数据发送到特定可变节点216-1。在所述第三层中，可变节点216-1可至少部分地基于(例如，在一些实施例中仅基于)从第一校验节点218-3接收的经更新可靠性数据来更新随其存储的可靠性数据。

[0043] 图2H说明耦合到可变节点216-1的校验节点218-1、218-2、218-3、…、218-C中的第四校验节点218-C在第一反复的第四层中将奇偶校验数据(例如，“XOR-D”)发送到可变节点216-1。在所述第四层中，可变节点216-1可至少部分地基于(例如，在一些实施例中仅基于)从第四校验节点218-C接收的奇偶校验数据来更新随其存储的可靠性数据。虽然在图2H中未特定地说明，但校验节点218-C可将带有奇偶校验数据的经更新可靠性数据发送到特定可变节点216-1。在所述第四层中，可变节点216-1可至少部分地基于(例如，在一些实施例中仅基于)从第一校验节点218-C接收的经更新可靠性数据来更新随其存储的可靠性数据。

[0044] 每一层可包含从校验节点218-1、218-2、218-3、…、218-C的一部分(例如，校验节点218-C中的相应校验节点)接收输入，及至少部分地基于(例如，在一些实施例中仅基于)来自校验节点218-1、218-2、218-3、…、218-C中的相应校验节点的输入(例如，奇偶校验数据及/或经更新可靠性数据)来更新可靠性数据。虽然未特定地说明，但一些实施例可包含按每L数目(例如，其中L为从1个层到所有层的变量，其中可每层、每隔一个层、每隔两个层等等直到每反复一次地更新可靠性数据)个层而更新可靠性数据，且包含基于来自多个校验节点中的相应校验节点的输入而更新可靠性数据。在若干实施例中，分层更新可继续进行直到可变节点216-1已从多个校验节点218-1、218-2、218-3、…、218-C中的每一者接收到输入为止。可在将后续(经更新)硬数据值从可变节点216-1发送到校验节点218-1、218-2、218-3、…、218-C中的每一者之前在一个反复期间完成针对耦合到可变节点216-1的所有若干校验节点218-1、218-2、218-3、…、218-C的可变节点216-1处的所存储的可靠性数据值的分层递增或递减。

[0045] 图2I说明可变节点216-1将对应于经更新可靠性数据的经更新硬数据发送到校验节点218-1、218-2、218-3、…、218-C中的每一者。举例来说，可变节点216-1可将经更新硬数据“HD4”发送到校验节点218-1、218-2、218-3、…、218-C。因为经更新硬数据“HD4”表示对应于与可变节点216-1相关联而存储的经更新可靠性数据的硬数据，所以可在分层更新之后将同一硬数据值“HD4”发送到耦合到可变节点216-1的校验节点218-1、218-2、218-3、…、218-C中的每一者。举例来说，所述经更新硬数据可为所述经更新可靠性数据的MSB(例如，在所述经更新可靠性数据为LLR的情况下)。在若干实施例中，可变节点216-1可发送包含经更新硬数据的经更新可靠性数据。将经更新硬数据从可变节点216-1发送到校验节点218-1、218-2、218-3、…、218-C可表示第二反复的开始。分层更新及经更新硬数据的发送可反复地重复直到已执行特定数目次反复为止及/或直到由校验节点218-1、
218-2、218-3、…、218-C执行的征候校验正确为止。

[0046] 图3说明根据本发明的若干实施例的包含错误校正电路314的设备的框图。数据输入320可经由可靠性电路(例如，图1所说明的可靠性电路112)而从存储器装置(例如，图1所说明的存储器装置110-1)提供。所述数据可输入到输入控制/缓冲器/对准器322。虽然未特定地说明，但所述输入控制/缓冲器/对准器322可从控制电路系统接收控制及状态信息以在输入320与错误校正电路314之间布置时序及信令。输入控制/缓冲器/对准器322可接收包含硬数据(例如，若干码字)的可靠性数据，且将所述可靠性数据(例如，扩展到具有一位硬数据及两位可靠性数据的每LLR三位的循环对准硬数据输入)提供到多个循环存储器328-1、…、328N。在若干实施例中，输入控制/缓冲器/对准器322可接收半软或全软数据(例如，响应于失败征候校验)。

[0047] 循环存储器328-1、…、328-N的数目(N)可等于H矩阵(表示奇偶校验码)行中的循环行列式的总数。循环存储器328-1可存储循环矩阵，所述循环矩阵是由可出现在所述循环矩阵的列中的一者中的一个矢量指定，其中剩余列为具有等于列索引的偏移的所述矢量的循环排列。举例来说，H矩阵可包含表示奇偶校验码的20,480个列及2,048个行。在H矩阵中，每一可变节点可具有其自身的列。每一行可表示一奇偶校验约束，且每一列可表示所接收的码字的一个位。H矩阵可分成被称为循环行列式的较小矩阵(例如，512×512矩阵)。解码的每一层可由循环行列式的单一行组成，且所述循环行列式中的每一项可为一奇偶校验，其中每一层处理来自校验节点的一部分(例如，仅一者)的输入。循环存储器
328-1、…、328-N可在其之间交换控制及/或状态信息，及/或与控制电路系统交换控制及/或状态信息。

[0048] 循环存储器328-1、…、328-N可根据奇偶校验码而耦合到若干校验节点处理器330-0、…、330-1。循环存储器328-1、…、328-N可将硬数据及可靠性数据发送到校验节点处理器330-0、…、330-1。所述校验节点处理器可接收包含硬数据的可靠性数据、计算奇偶校验数据(经更新硬数据)、至少部分地基于(例如，在一些实施例中仅基于)奇偶校验数据来更新可靠性数据，及将包含经更新硬数据的经更新可靠性数据输出到循环存储器
328-1、…、328-N。虽然在图3中仅说明两个校验节点处理器330-0、…、330-1，但实施例不如此受到限制，这是因为更多或更少的校验节点处理器可与错误校正电路314一起被包含。校验节点处理器330-0、…、330-1可在其之间交换控制及/或状态信息，及/或与控制电路系统交换控制及/或状态信息。

[0049] 循环存储器328-1、…、328-N可将经更新硬数据输出到输出控制/缓冲器/对准器324。在若干实施例中，循环存储器328-1、…、328-N不将可靠性数据输出到输出控制/缓冲器/对准器324。虽然未特定地说明，但输出控制/缓冲器/对准器324可与控制电路系统及/或与循环存储器328-1、…、328-N交换控制及/或状态信息。输出控制/缓冲器/对准器324可将硬数据输出到输出326(例如，到主机的输出)。

[0050] 图4为根据本发明的若干实施例的说明根据各种方法(包含至少一种)的块错误率相对于原始位错误率(RBER)的曲线图。所述曲线图比较在具有硬数据输入的情况下的将四位最小和算法用于错误校正(例如，根据一些先前方法的第一曲线432)相对于将根据本发明的若干实施例的三位算法(例如，第二曲线434)的块失败率。第一曲线432为块失败率，其中包含一个位的硬数据的四个位的可靠性数据作为到最小和错误校正算法的输入。第二曲线434为块失败率，其中包含一个位的硬数据的三个位的可靠性数据作为到根-6据本发明的若干实施例的错误校正算法的输入。最小和方法可具有9.0×10 的块错误率，-7
而根据本发明的若干实施例的错误校正算法可针对同一RBER具有2.0×10 的块错误率。
虽然在图4中未特定地说明，但可通过使用半软或全软数据来进一步改善错误校正性能。

[0051] 本发明的若干实施例相对于四位最小和方法的一些优势包含较低复杂性错误校正电路系统。举例来说，可变节点可被实施为具有关联存储器的递增/递减计数器(或在校验节点提供升/降计数功能性时简单地被实施为存储器)，且校验节点可被实施为组合逻辑(例如，XOR门及/或递增/递减计数器)。此外，错误校正可以位串行解码方法予以实施。使用三个位的数据(硬数据及可靠性数据)相比于使用四个位的数据会提供少25％的存储器使用量。根据本发明的错误校正电路系统可在可变节点与校验节点之间没有(举例来说)用以存储可变节点及/或校验节点的输出位的存储器资源的情况下予以实施。

[0052] 结论

[0053] 本发明包含与更新可靠性数据相关的设备及方法。若干方法可包含：在可变节点处接收带有第一硬数据值的第一可靠性数据值或带有第二硬数据值的第二可靠性数据值；将所述第一硬数据值或所述第二硬数据值发送到根据奇偶校验码而耦合到所述可变节点的每一校验节点；及基于来自所述校验节点的一部分的输入而更新所述可靠性数据。

[0054] 虽然本文中已说明及描述特定实施例，但所属领域的一般技术人员将了解，经演算以实现相同结果的布置可取代所展示的特定实施例。本发明意欲涵盖本发明的一或多个实施例的适配或变化。应理解，已以说明性方式而非限制性方式进行以上描述。所属领域的技术人员将在审阅以上描述后就明白以上实施例的组合及本文中未特定地描述的其它实施例。本发明的一或多个实施例的范围包含其中使用以上结构及方法的其它应用。因此，应参考所附权利要求书以及此类权利要求书所授权的等效者的全部范围来确定本发明的一或多个实施例的范围。

[0055] 在前述具体实施方式中，出于简化本发明的目的而在单一实施例中将一些特征分组在一起。本发明的这种方法不应被解释为反映本发明的所揭示实施例必须使用比在每一权利要求中明确地引述的特征更多的特征的意图。更确切地，如所附权利要求书所反映，发明性标的物在于单一所揭示实施例的一部分特征。因此，所附权利要求书特此并入到具体实施方式中，其中每一权利要求独立地作为单独实施例。