技术领域
[0001] 本发明涉及液晶显示领域，尤其涉及一种薄膜晶体管及薄膜晶体管的制备方法。
相关背景技术
[0002] 薄膜晶体管(thin film transistor，TFT)作为一种开关元件被广泛地应用在液晶显示装置等电子装置中。薄膜晶体管由于可以应用在高分辨率(high pixels per inch，high PPI)的显示设备上而得到广泛地关注。对于薄膜晶体管而言，高的开态电流可以增加所述晶体管的开关速度。为了增加所述薄膜晶体管的开态电流，通常的做法是增加薄膜晶体管中沟道的宽度或者是减小沟道的长度。然而，增大薄膜晶体管中沟道的宽度会降低液晶显示装置的开口率；减小薄膜晶体管的沟道的长度会引起短沟道效应。综上所述，现有技术中薄膜晶体管的开态电流较小，从而导致薄膜晶体管的开关速度较慢。
具体实施方式
[0032] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0033] 请参阅图1，图1为本发明一较佳实施方式的薄膜晶体管的剖面结构示意图。所述薄膜晶体管100包括基板110，依次层叠设置在所述基板110的表面上的栅极120、栅极绝缘层130、第一半导体层140、蚀刻阻挡层150以及第二半导体层160。所述薄膜晶体管100还包括源极170和漏极180，所述源极170及所述漏极180分别覆盖在所述第二半导体
160的两端。所述蚀刻阻挡层150上分别对应所述源极170和所述漏极180设有第一贯孔(via hole)151和第二贯孔152，所述源极170通过所述第一贯孔151与所述第一半导体层
140相连，所述漏极180通过所述第二贯孔152与所述第一半导体层140相连。
[0034] 在本实施方式中，所述薄膜晶体管100为底栅极(bottom gate)薄膜晶体管。在本实施方式中，所述基板110为一玻璃基板。可以理解地，在其他实施中，所述基板110并不局限于为玻璃基板，所述基板110也可以为一塑料基板。所述基板110包括第一表面a及与所述第一表面a相对的第二表面b。在本实施方式中，所述栅极120、所述栅极绝缘层130、所述第一半导体层140、所述蚀刻阻挡层150及所述第二半导体层160依次层叠设置于所述基板100的所述第一表面a上。可以理解地，在其他实施方式中，所述栅极120、所述栅极绝缘层130、所述第一半导体层140、所述蚀刻阻挡层150及所述第二半导体层160依次层叠设置于所述基板100的所述第二表面b上。
[0035] 在一实施方式中，所述薄膜晶体管100还包括缓冲层(图未示)。所述缓冲层设置于所述基板110的所述第一表面a上，此时，所述栅极120、所述栅极绝缘层130、所述第一半导体层140、所述蚀刻阻挡层150及所述第二半导体层160通过所述缓冲层层叠设置于所述基板110的所述第一表面a上。所述缓冲层用于缓冲所述基板110在制备所述薄膜晶体管100的过程中受到的应力，以避免所述基板110的损坏或者破裂。所述缓冲层的材质选自氧化硅层，氮化硅层，氮氧化硅层及其组合的其中之一。可以理解地，在其他实施方式中，所述缓冲层也可设置在所述基板110的所述第二表面b上，此时，所述栅极120、所述栅极绝缘层130、所述第一半导体层140、所述蚀刻阻挡层150及所述第二半导体层160通过所述缓冲层层叠设置于所述基板110的所述第二表面b上。
[0036] 所述栅极120设置于所述基板110的所述第一表面a的中部，所述栅极120可以通过如下方式形成。在所述基板110的所述第一表面a上形成第一金属层，图案化所述第一金属层，以在所述基板110的所述第一表面a的中部形成所述栅极120。所述第一金属层的材质选自铜、钨、铬、铝及其组合的其中之一。
[0037] 所述栅极绝缘层130覆盖在所述栅极120上及未覆盖所述栅极120的第一表面a上。所述栅极绝缘层130的材质选择氧化硅、氮化硅层，氮氧化硅层及其组合的其中之一。
[0038] 所述第一半导体层140设置于所述栅极绝缘层130的中部。所述蚀刻阻挡层150设置于所述栅极绝缘层130上以及所述栅极绝缘层130上。所述蚀刻阻挡层150用于防止在形成所述薄膜晶体管100的过程中对所述蚀刻阻挡层150覆盖的第一半导体层140以及栅极绝缘层130等各层的损坏。所述蚀刻阻挡层150设置有所述第一贯孔151及所述第二贯孔152，所述第一贯孔151及所述第二贯孔152分别对应所述第一半导体层140的两端设置。
[0039] 所述第二半导体层160设置于所述蚀刻阻挡层150的中部，且所述第二半导体层160对应所述第一贯孔151及所述第二贯孔152之间的位置设置。换句话说，所述第二半导体层160设置于所述蚀刻阻挡层150的中部，且所述第二半导体层160未覆盖所述第一贯孔151及所述第二贯孔152。
[0040] 所述源极170及所述漏极180分别设置于所述第二半导体层160的两端，且所述源极170通过所述第一贯孔151与所述第一半导体层140相连，所述漏极180通过所述第二贯孔152与所述第一半导体层140相连。
[0041] 所述薄膜晶体管100还包括第一导电部191，所述第一导电部191用于连接所述源极170与所述第一半导体层140以及连接所述源极170与所述第二半导体层160。所述第一导电部191包括第一凸出部1911及第一覆盖部1912。所述第一凸出部1911的一端与所述第一覆盖部1912相连，所述第一凸出部1911收容于所述第一贯孔151内以使所述第一凸出部1911的另一端与所述第一半导体层140相连。所述第一覆盖部1912设置于所述蚀刻阻挡层150上，覆盖所述第一贯孔151，且所述第一覆盖部1912与所述源极180相连。所述薄膜晶体管100还包括第二导电部192，所述第二导电部192用于连接所述漏极180与所述第一半导体层140以及连接所述漏极180与所述第二半导体层160。所述第二导电部
192包括第二凸出部1921及第二覆盖部1922。所述第二凸出部1921的一端与所述第二覆盖部1922的一端相连，所述第二凸出部1921收容于所述第二贯孔152内以使所述第二凸出部1921的另一端与所述第一半导体层140相连。所述第二覆盖部1922设置于所述蚀刻阻挡层150上，覆盖所述第二贯孔152，且所述第二覆盖部1922与所述漏极180相连。
[0042] 在一实施方式中，所述薄膜就晶体管100还包括第一欧姆接触层(图未示)，所述第一欧姆接触层设置于所述第一贯孔151与所述第一半导体层140之间。所述第一欧姆接触层用于减小设置在所述第一贯孔151内的所述第一凸出部1911与所述第一半导体层140之间的接触电阻。
[0043] 在一实施方式中，所述薄膜晶体管100还包括第二欧姆接触层(图未示)，所述第二欧姆接触层设置于所述第二贯孔152与所述第一半导体层140之间。所述第二欧姆接触层用于减小设置在所述第二贯孔152内的所述第二凸出部1921与所述第一半导体层140之间的接触电阻。
[0044] 在本实施方式的所述薄膜晶体管100中，所述薄膜晶体管100包括第一半导体层140和第二半导体层160这两层半导体层，且所述第一半导体层140及所述第二半导体层
160这两层半导体层均与源极170及漏极180相连，所述第一半导体层140充当半导体层的同时也作为所述第二半导体层160的栅极。当所述薄膜晶体管100工作时，假设所述第一半导体层140中的电流为第一电流Ion1，所述第二半导体层160中的电路为第二电流Ion2，则所述薄膜晶体管100的开态电流为所述第一电流Ion1与所述第二电流Ion2的和。本发明的薄膜晶体管能够有效增加所述薄膜晶体管的开态电流，因此，所述薄膜晶体管100具有较快的开关速度。
[0045] 下面结合图1对本发明薄膜晶体管100的制备方法详细介绍如下。请一并参阅图2，图2为本发明一较佳实施方式的薄膜晶体管的制备方法的流程图。所述薄膜晶体管100的制备方法包括但不仅限于以下步骤。
[0046] 步骤S101，提供基板110。在本实施方式中，所述基板110为一玻璃基板。可以理解地，在其他实施方式中，所述基板110并不局限于为玻璃基板，所述基板110也可以为一塑料基板。请参阅图3，所述基板110包括第一表面a及与所述第一表面a相对的第二表面b。
[0047] 步骤S102，在所述基板110的表面上依次层叠设置栅极120、栅极绝缘层130、第一半导体层140、蚀刻阻挡层150及第二半导体层160。请一并参阅图4，在本实施方式中，所述栅极120、所述栅极绝缘层130、所述第一半导体层140、所述蚀刻阻挡层150及所述第二半导体层160依次层叠设置于所述基板100的所述第一表面a上。可以理解地，在其他实施方式中，所述栅极120、所述栅极绝缘层130、所述第一半导体层140、所述蚀刻阻挡层150及所述第二半导体层160依次层叠设置于所述基板100的所述第二表面b上。
[0048] 具体地，所述栅极120设置于所述基板110的所述第一表面a的中部，所述栅极120可以通过如下方式形成。在所述基板110的所述第一表面a上形成第一金属层，图案化所述第一金属层，以在所述基板110的所述第一表面a的中部形成所述栅极120。所述第一金属层的材质选自铜、钨、铬、铝及其组合的其中之一。
[0049] 所述栅极绝缘层130覆盖在所述栅极120上及未覆盖所述栅极120的第一表面a上。所述栅极绝缘层130的材质选择氧化硅、氮化硅层，氮氧化硅层及其组合的其中之一。
[0050] 所述第一半导体层140设置于所述栅极绝缘层130的中部。所述蚀刻阻挡层150设置于所述栅极绝缘层130上以及所述栅极绝缘层130上。所述蚀刻阻挡层150用于防止在形成所述薄膜晶体管100的过程中对所述蚀刻阻挡层150覆盖的第一半导体层140以及栅极绝缘层130等各层的损坏。所述蚀刻阻挡层150设置有所述第一贯孔151及所述第二贯孔152，所述第一贯孔151及所述第二贯孔152分别对应所述第一半导体层140的两端设置。
[0051] 所述第二半导体层160设置于所述蚀刻阻挡层150的中部，且所述第二半导体层160对应所述第一贯孔151及所述第二贯孔152之间的位置设置。换句话说，所述第二半导体层160设置于所述蚀刻阻挡层150的中部，且所述第二半导体层160未覆盖所述第一贯孔151及所述第二贯孔152。
[0052] 在一实施方式中，所述薄膜晶体管100的制备方法在所述步骤S101及所述步骤S102之间还包括步骤I。
[0053] 步骤I，在所述基板110的表面上形成缓冲层(图未示)，所述栅极120、所述栅极绝缘层130、所述第一半导体层140、所述蚀刻阻挡层150及所述第二半导体层160通过所述缓冲层依次层叠设置于所述基板110的表面上。在本实施方式中，在所述基板110的第一表面a上形成缓冲层，所述栅极120、所述栅极绝缘层130、所述第一半导体层140、所述蚀刻阻挡层150及所述第二半导体层160通过所述缓冲层依次层叠设置于所述基板110的第一表面a上。在其他实施方式中，在所述基板110的第二表面b上形成缓冲层，所述栅极120、所述栅极绝缘层130、所述第一半导体层140、所述蚀刻阻挡层150及所述第二半导体层160通过所述缓冲层依次层叠设置于所述基板110的所述第二表面b上。所述缓冲层用于缓冲所述基板110在制备所述薄膜晶体管100的过程中受到的应力，以避免所述基板110的损坏或者破裂。所述缓冲层的材质选自氧化硅层，氮化硅层，氮氧化硅层及其组合的其中之一。
[0054] 步骤S103，覆盖在所述第二半导体层160上且对应所述第二半导体层160的两端分别形成源极170和漏极180。请一并参阅图5，所述源极170及所属漏极180可以通过如下方式形成。首先在所述第二半导体层160上形成第二金属层，图案化所述第二金属层，保留所述第二半导体层160两端的第二金属层，以形成对应所述第二半导体层160的两端的源极170和漏极180。所述第二金属层的材质选自铜、钨、铬、铝及其组合的其中之一。可以理解地，所述第二金属层的材质可以与所述第一金属层的材质相同，也可以与所述第一金属层的材质不同。
[0055] 步骤S104，在所述蚀刻阻挡层150上分别对应所述源极170和所述漏极180形成第一贯孔151和第二贯孔152，以使所述源极170通过所述第一贯孔151与所述第一半导体层140相连，所述漏极180通过所述第二贯孔152与所述第一半导体层140相连。
[0056] 所述薄膜晶体管100的制备方法还包括步骤S105，请一并参阅图6。
[0057] 步骤S105：形成第一导电部191，所述第一导电部191包括第一凸出部1911及第一覆盖部1912，所述第一凸出部1911的一端与所述第一覆盖部1912相连，所述第一凸出部1911收容于所述第一贯孔151内以使所述第一凸出部1911的另一端与所述第一半导体层
140相连，所述第一覆盖部1912设置于所述蚀刻阻挡层150上，覆盖所述第一贯孔151，且所述第一覆盖部1912与所述源极170相连。
[0058] 所述薄膜晶体管100的制备方法还包括步骤S106，请一并参阅图7。
[0059] 步骤S106，形成第二导电部192，所述第二导电部192包括第二凸出部1921及第二覆盖部1922，所述第二凸出部1921的一端与所述第二覆盖部1922的一端相连，所述第二凸出部1921收容于所述第二贯孔152内以使所述第二凸出部1921的另一端与所述第一半导体层140相连，所述第二覆盖部1922设置于所述蚀刻阻挡层150上，覆盖所述第二贯孔152，且所述第二覆盖部1922与所述漏极180相连。
[0060] 所述薄膜晶体管100的制备方法还包括步骤S107。
[0061] 步骤S107，形成第一欧姆接触层，所述第一欧姆接触层设置于所述第一贯孔151与所述第一半导体层140之间。所述第一欧姆接触层用于减小设置在所述第一贯孔151内的所述第一凸出部1911与所述第一半导体层140之间的接触电阻。
[0062] 所述薄膜晶体管100的制备方法还包括步骤S108。
[0063] 步骤S108，形成第二欧姆接触层，所述第二欧姆接触层设置于所述第二贯孔152与所述第一半导体层140之间。所述第二欧姆接触层用于减小设置在所述第二贯孔152内的所述第二凸出部1921与所述第一半导体层140之间的接触电阻。
[0064] 采用上述薄膜晶体管的制备方法制备出来的薄膜晶体管100包括第一半导体层140和第二半导体层160这两层半导体层，且所述第一半导体层140及所述第二半导体层
160这两层半导体层均与源极170及漏极180相连，所述第一半导体层140充当半导体层的同时也作为所述第二半导体层160的栅极。当所述薄膜晶体管100工作时，假设所述第一半导体层140中的电流为第一电流Ion1，所述第二半导体层160中的电路为第二电流Ion2，则所述薄膜晶体管100的开态电流为所述第一电流Ion1与所述第二电流Ion2的和。本发明的薄膜晶体管能够有效增加所述薄膜晶体管的开态电流，因此，所述薄膜晶体管100具有较快的开关速度。
[0065] 以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。
