[0002] 本发明总体上涉及采样电路，并且尤其是涉及一种基本上消除了亚稳定性的钟控反相器采样器电路。

[0003] 采样器电路是通过快速地对施加的信号进行量化或采样并且将样本处理成代表采样的信号的一个或多个特征而确定该信号的状态的电路。在一些应用中，采样器电路可以仅仅需要用来确定施加的信号的特定特征，例如诸如数字时钟信号之类的周期信号的状态转变的定时。

[0004] 锁相环（PLL）是一种公知的用于导出稳定（有时可变或可调整）的高频输出信号的电路。PLL广泛用于通信电路，例如以便产生用于调制和解调无线电通信信号的载波和本地振荡器频率信号。PLL将分频的射频（RF）信号与参考时钟进行比较以实现锁相，从而稳定化未分频的RF输出的频率。图11绘出了常规模拟PLL的功能框图。相位频率检测器（PFD）12将来自诸如晶体振荡器之类的精密源14的参考时钟的相位与来自分频器16的反馈信号进行比较。分频器16将RF输出信号向下分频至PLL操作频率。PFD12将参考时钟与分频的RF信号之间的相位差转换成控制电压电平输出。PDF12输出由滤波器18进行低通滤波，并且控制电压被输入到响应于控制电压电平而改变RF输出信号的频率的压控振荡器（VCO）19。

[0005] 近来，数字PLL架构已经演变，其中以量化的方式测量相位差并且将其转换成用于数字控制振荡器（DCO）的数字控制代码。数字相位检测器测量相位差。现有技术的数字相位检测器由于采样时钟与采样的参考时钟之间的异步关系的原因而易受亚稳定性问题的影响。此外，已知的数字相位检测器不是非常灵敏，并且它们由于再生增益的原因而遭受迟滞和死区/死时间。

[0020] 在DPLL中，参考时钟和DCO输出彼此是异步的。事实上，这两个信号仅仅通过DPLL校正动作彼此锁定。于是，利用从DCO输出导出的时钟对参考时钟采样引起显著的亚稳定性关切。这两个时钟之间的相位差在持续变化。当相位差接近0时，存在其中不清楚采样值为逻辑0还是逻辑1的简短的持续时间。在实际的实现方式中，该持续时间实际上是一个小的时间窗口，对于该时间窗口而言，采样信号的正确电平不能适当地解析。这称为亚稳定性窗口。

[0021] 大多数采样器电路采用某种形式的再生反馈以便从采样的输入信号导出逻辑0或逻辑1。再生电路将输入信号解析为逻辑0或逻辑1的速度以指数方式依赖于输入信号的幅度。如果输入信号在其过零点（zero-crossing）（相位差为0）处被采样，那么再生电路可能花费大量的时间以达到稳定状态（逻辑0或逻辑1）。如果采样电路输出未被解析，那么DPLL可能完全冻结。因此，必须不惜一切代价避免亚稳定性。降低亚稳定性窗口的许多电路实现方式被公布；已知没有一个完全避免了亚稳定性。

[0022] 依照本发明实施例的采样器电路通过设计基本上消除了亚稳定性关切。图1绘出了本发明采样器电路20的一个实施例。采样器电路20包括采样器单元22和检测器电路24的一个或多个串联连接的级。采样器电路20检测输入信号中的状态转变，该输入信号可以例如包括参考频率时钟信号。采样器电路20通常输出描述输入信号中的状态转变的n比特数字字，例如输入信号的量化表示或者周期计数。

[0023] 每个采样器单元22在采样时钟26确定的频率处对其输入信号采样，并且在采样时钟频率的一半处输出两个并行的样本流。如本文中将更完整地解释的，每个流中的样本代表输入信号的交替交错值。采样时钟26可以包括DCO输出或者分频DCO输出。如图所示，每个采样器单元接收采样时钟及其反相，即采样时钟26为具有匹配的正负分量（即180°异相）（在本文中分别称为CKP和CKN）的平衡信号。由于每个采样器单元22在采样时钟频率的一半处输出两个并行样本流，因而采样器电路20中的串联连接的采样器单元22的每个接续级包括数量为先前级的两倍的采样器单元22（在每个级中并行地设置）。于是，每个接续级的采样器单元22如图1中所指示的通过时钟分频器电路28在先前级的采样时钟频率的一半处进行钟控。通常，采样器单元22可以包括串联连接的采样器单元22的任意数量的级。

[0024] 检测器电路24根据采样器单元22的最后级的输出检测输入信号的一个或多个状态转变。检测器电路24的输出为包含关于采样器电路20的输入信号的状态转变的信息的n比特数字字。检测器电路24可以包括逻辑门，或者可以简单地包括采样器单元22的最后级的输出的重新排序。在解释了采样器单元22的构造和操作之后，各个不同实施例中的检测器电路24的配置和操作以及n比特数字输出的内容和格式对于本领域技术人员将是清楚的。

[0025] 图2绘出了采样器单元22的功能图。采样器单元22包括两个并行的分支，每个分支包括串联连接的钟控反相器30。每个分支中的钟控反相器30交替地由正负采样时钟进行钟控。当在本文中使用时，术语“钟控反相器”30指的是这样的电路，其在施加的采样时钟的一个状态期间输出施加的输入的反相表示，并且在采样时钟的另一个状态期间在其输出处给出高阻抗或者“三态”。当如图1中所绘串联连接时，每个钟控反相器30与其接续电路（例如另一反相器）的输入电容一起作为具有增益的采样和保持（S&H）单元而操作。钟控反相器30的部分在其反相器操作期间（即在施加的采样时钟的操作阶段期间）提供增益，并且接下来的反相器的输入电容充当S&H单元保持电容器。采取现代CMOS工艺和每反相器10倍的增益，串联连接五个钟控反相器实现100,000倍增益。这足以通过在第一钟控反相器的输入上施加一个电子而产生轨至轨信号（例如完全饱和的逻辑0或逻辑1）。

[0026] 图3绘出了以CMOS实现的图2的采样器单元22的一个实施例。每个钟控反相器30包括串联连接在供应轨线与接地轨线之间的四个MOS晶体管32、34、36、38——两个PMOS晶体管32、34和两个NMOS晶体管36、38。输入连接到形成常规反相器的一个PMOS晶体管
34和NMOS晶体管36的栅极。正采样时钟信号CKP连接到PMOS晶体管32的栅极，并且负采样时钟信号CKN连接到NMOS晶体管38的栅极，二者与由晶体管34、36形成的反相器串联。在CKP为高并且CKN为低的时钟周期的第一阶段期间，晶体管32、38将反相器晶体管
34、36与供应轨线隔离，并且输出E1处于高阻抗。在CKP为低并且CKN为高的时钟周期的第二阶段期间，晶体管32、38导通，并且晶体管34、36反相并且放大其栅极处存在的信号的状态。

[0027] 图4绘出了采样器单元22的另一个实施例，其中向其施加时钟信号的晶体管32、38位于晶体管堆栈的中心，并且将数据信号反相的晶体管34、36被定位紧靠VDD和VSS节点。该布置将较高频率采样时钟信号26置于中心。CMOS设计中的标准实践是将在较高频率处开关的晶体管设置在晶体管堆栈的中心。

[0028] 钟控反相器30不包括诸如交叉耦合栅极之类的任何反馈以形成存储元件。每个钟控反相器30不能单独地存储信号的状态。然而，当如图2-4中所示串联连接时，每个钟控反相器30通过在其输出处于高阻抗状态的同时利用接下来的反相器30的输入电容以存储逻辑电平而有效地充当S&H单元。当以这种配置连接时，每个钟控反相器30在采样时钟26的一个阶段期间将其输入反相——从而可以改变其输出，并且在采样时钟26的另一个阶段期间在其输出处保持一定逻辑状态。于是，当这样配置时，每个钟控反相器30作为具有反相输出的透明锁存器而操作。如本领域中已知的，在时钟的相对的阶段上操作的级联透明锁存器实现了“主-从”触发器功能。

[0029] 图5为绘出采样器单元22的操作的时序图。输入信号D被描绘成在采样时钟26的每个半周期期间具有唯一且未知的输入值。这些状态在图5中被描绘成数字0-7。应当指出的是，这些数字没有反映例如在数据总线上的多比特值，而是反映了输入信号D的状态。所描绘的状态0-7中的任何一个可以包含状态转变或者边沿。采样时钟26的操作边沿处的输入的状态是在串联连接的钟控反相器30的第一级中所捕获的没有亚稳定性问题的东西。

[0030] 在表示为E1的“偶”分支上的第一钟控反相器的输出在正采样时钟CKP的每个低阶段期间将输入信号D的状态反相，第一个在图5中表示为“零条块”。在正采样时钟CKP的后继高阶段期间，如图5中通过虚线所指示的，该值通过对接下来的钟控反相器30中的晶体管的输入电容充电（第一钟控反相器30的输出处于高阻抗状态）而保持在节点E1处。同样在该采样时钟阶段（CKP的高阶段）期间，输入信号D具有由数字1表示的状态，并且节点E1处的状态在输出E2处反相，因为与第一钟控反相器相比，时钟信号在第二钟控反相器
30处翻转。在CKP的下一个低阶段处，表示为2的输入信号D的当前状态在节点E1处反相，并且状态0在节点E3处反相。最后的反相器40提供输入电容以便在CKP的正阶段期间在节点E3处保持信号的状态，并且在EVEN（偶）输出处将状态反相。

[0031] 按照类似的方式，“奇”样本1-7被捕获并且通过采样器单元22的奇分支传播且在ODD（奇）输出40处呈现（反相）。对于采样时钟26的全周期而言，输入信号D的状态在采样时钟26的每个半周期处被采样，并且在采样器单元22的EVEN或者ODD输出处呈现。采样信号的频率因此被平分并且从单个输入分裂成两个并行输出。在实际的采样器电路20中，采样器单元22可以在各级中串联连接，每个接续级包括并行的数量为前一级的两倍的采样器单元22，并且每个接续级在前一级的采样频率的一半处进行钟控。

[0032] 图6绘出了包括四级采样器单元22的采样器电路20，每级加倍采样器单元22的数量并且平分采样时钟26的频率。如上面所提到的，当如图2、图3和图4中所描绘的级联时，钟控反相器30作为具有反相输出的透明锁存器而操作。这在图6中通过每个钟控反相器30上的字母L指示。

[0033] 图7绘出了来自图6的采样器电路20的前三级采样器单元22。图7详细绘出了采样时间0-7处输入信号D的状态如何被捕获、放大、并行化并且在每个接续级降低频率。输入信号的状态使用数字“0”至“7”按照呈现给第一级采样器单元22的时间顺序（换言之，如CKP信号和时间方向指示器所指示的，较早的信号状态呈现给右边并且较后的信号状态呈现给左边）绘出。如图7中的输入信号状态的持续时间所指示的，在采样器单元22的每个接续级处，所施加的采样时钟为施加到前一级的频率的一半，并且该级中的采样器单元
22的数量加倍。在该实例中，在三级采样器单元22中，原始输入信号的八个状态在最后级的输出处被完全解复用。

[0034] 图7也绘出了采样器单元22的钟控反相器30在被看作透明锁存器时如何形成在“偶”分支上具有附加锁存器的两个并行触发器的功能。然而，与常规锁存器或触发器不同的是，钟控反相器30没有内部反馈路径，没有“做出决策”或者再生增益，并且因此没有对于亚稳定性的易感性。不管D中存在什么状态，采样时钟26的边沿处的输入（即使非常小的幅度）被捕获并且通过采样器单元22的“偶”或“奇”分支传播，直到其值达到完全的逻辑0或逻辑1电平。本发明实施例的采样器单元22采样、保持并且放大施加的输入信号的状态。在实践中，钟控反相器30不会被用小的信号驱动，因而在由串联连接的钟控反相器30形成的有效数字触发器内部完全排除了任何亚稳定性问题。因此，本发明采样器单元22的实施例通过设计基本上消除了亚稳定性问题。

[0035] 图7进一步阐明了在各个不同的实施例中可以包含在检测器电路24中的逻辑。为了重新创建采样信号D的状态，可以简单地对输出重新排序以便以时间顺序放置它们，沿着采样器单元22的“奇”分支具有负责对信号反相所需的附加反相器（图7中未标明“奇”分支中的状态的反相）。如果目标仅仅是检测输入信号的边沿或转变，那么输出可以一起进行或（OR）（或者或非（NOR））操作。输入信号的周期可以通过（在对“奇”输出反相之后）对逻辑0或逻辑1值的数量计数或者通过（例如利用计数器）测量持续时间并且考虑（account for）在每级处平分采样时钟26的频率而确定。给定本公开，检测器电路24的其他有用的功能对于本领域技术人员将是容易清楚明白的。

[0036] 图8绘出了一种数字PLL（DPLL）50，其中本发明采样器电路20用来利用DCO导出时钟对参考时钟信号采样。DPLL50包括数字控制振荡器（DCO）52、采样器电路20（图6中详细地绘出）、参考时钟fREF54、周期计数电路56、差分电路58和环路滤波器60。频率fOUT处的DPLL50输出信号51例如为DCO52输出信号62的频率fDCO（在时钟分频电路53中被分频）的一半。DPLL50基于利用DCO时钟fDCO对参考时钟fREF采样。DPLL50在概念上为控制DCO52的频域PLL。所有计算都在频率而不是相位上执行。

[0037] 更详细地，DCO52在频率fDCO处产生输出DCO时钟26。DCO时钟fDCO26为到采样器电路20的采样时钟，该采样器电路对具有频率 的随机化参考时钟信号54采样。为了产生随机化参考时钟信号54，从诸如晶体振荡器之类的参考时钟源66产生参考时钟信号64。参考时钟信号64的转变边沿的位置通过从抖动引擎70接收延迟调制器数据的可变延迟电路68随机化。随机化参考时钟信号54的转变边沿防止了由频率确定和比较操作中的量化误差的累积而导致的杂散发射。在长时期内， 只有转变边沿被随机化。

[0038] 输入到采样器电路20（参见图6）的D为具有频率 的随机化参考时钟信号54。该时钟通过使用作为采样时钟的DCO时钟fDCO26而被采样。在无线收发器中，DCO频率的通常选择是所需本地振荡器（LO）频率的二倍、2倍的过采样率（因为2*LO便于产生正交信号）。在该实施例中，可以以0.5*TDCO分辨率对参考时钟采样。采样器电路20检测随机化参考时钟信号54的转变边沿，并且从检测器电路24输出该信息。

[0039] 在DPLL50中，周期计数电路56从采样器电路20接收边沿检测信息，并且确定随机化参考时钟信号54的周期（因而频率）。该值在减法器58处与频率控制字进行比较，并且误差信号由环路滤波器60进行低通滤波并且输入到DCO52。DPLL50的另外的细节包含在上面引用的共同待决的专利申请中。

[0040] 图9绘出了DPLL的一个实施例，其中四相采样器电路由正交时钟——即同相（I）和具有90度相对相移的正交（Q）时钟信号驱动。在该实施例中，两个采样器单元22并行设置，将输入信号采样成四个并行输出，I通道上的奇/偶输出以及Q通道上的奇/偶输出。这四个输出进一步通过在较低速度下运行的形成去串行化器或者解复用器的采样器单元
22链进行处理。换言之，图9中右边的四个框与图6中绘出的采样器电路20类似地构造。
本领域技术人员将会容易认识到，可以类似地构造任何多相采样器电路（例如八相）。

[0041] 本领域技术人员也将容易认识到，本发明采样器电路可以利用DCO（导出的）时钟的任意多个阶段操作，将输入信号转换成多个并行输出。例如，多相延迟锁定环（DLL）可以产生驱动采样器单元22的DCO（导出的）时钟的多个阶段。于是，采样器单元22可以被看作一种形式的串行-并行转换器。

[0042] 图10绘出了一种检测输入信号的转变边沿的方法100。本领域技术人员将会认识到，采样操作是持续不断的。然而，该方法可以说“开始”于步骤102处，其中与采样时钟信号26一起接收施加到采样器电路20的输入信号。在步骤104处，利用采样器单元22的一个或多个串联连接的级对施加到采样器电路20的输入信号采样，每个采样器单元22包括串联连接的钟控反相器30的两个并行分支。每个钟控反相器30操作以在采样时钟的一个阶段期间输出施加到钟控反相器30的输入的反相表示，并且进一步操作以在采样时钟的另一个阶段期间在其输出处得到高阻抗。每个采样器单元22操作以在由采样时钟26确定的频率处对施加到采样器单元22的输入的信号采样，并且在采样时钟26频率的一半处输出两个并行样本流，其中每个流中的样本从输入信号中解复用。在步骤106中，从采样器单元22的串联连接的级中的最后采样器单元22的输出中检测施加到采样器电路20的输入信号的一个或多个转变边沿。然后，方法100继续步骤102。

[0043] 如上面所讨论的，本发明的实施例提供了一种有效采样且保持或者透明锁存器功能，而没有对于亚稳定性问题的易感性。本发明的实施例也表现出高功率效率。采样器单元22的主要功率耗散处于驱动钟控反相器30的时钟晶体管32、38的时钟树中。由于解复用动作（奇/偶输出流）的原因，每个进展级的时钟被平分，这降低了每级处所需的功率。同时，采样器的数据路径仅在输入信号改变状态的情况下消耗功率，并且即使那样也仅仅在转变期间消耗功率。在输入信号的稳态高或低周期期间，没有能量用来对采样电容充电/放电。

[0044] 当然，在不脱离本发明的本质特性的情况下，本发明可以以与本文特别地阐述的方式不同的其他方式执行。本发明的实施例应当在所有方面被认为是说明性的而不是限制性的，并且落入所附权利要求书的含义和等效物范围内的所有变化都预期包含在内。