[0001] 本发明是有关于一种半导体制造工艺，且特别是有关于一种光刻制造工艺。

[0002] 一股来说，在制作集成电路时，会用各种技术形成多层堆叠的结构，以提供不同的作用，比如导电层、介电层、绝缘层或是用于增加两层间附着力的粘着层，同时也采用不同的材料以使元件达到最佳的效能。

[0003] 举例来说，在已知的集成电路制造工艺中，于晶圆上依序沉积第一介电层、导体层与第二介电层之后，会在第二介电层上先形成一层光刻胶层，然后对晶圆的边缘区进行洗边步骤，包括晶圆光刻胶珠移除制造工艺(Edge Bead Removal，EBR)以及晶圆边缘曝光制造工艺(Wafer Edge Exposure，WEE)，以去除边缘区的光刻胶层。然后，再将第二介电层图案化。之后，再于第二介电层上形成其他膜层或进行后续其他制造工艺。

[0004] 然而，在第二介电层的图案化过程中，由于位于边缘区的第二介电层的刻蚀速率通常较快，且位于导体层与晶圆的第一介电层厚度较薄，所以刻蚀剂可能会穿透第二介电层、导体层以及第一介电层而直接损害到晶圆。如此一来，经损坏的晶圆边缘可能会产生一些碎片或颗粒，而在进行后续的沉积制造工艺或刻蚀制造工艺时，这些碎片或颗粒可能会造成所谓的炸开颗粒缺陷(bump defect)并洒进晶圆的中心区，导致产品良品率大幅降低。

[0030] 图1A至1G为根据本发明一实施例所绘示的半导体制造工艺的剖面示意图。图2是图1A的晶圆的俯视图，其中省略绘示晶圆上的膜层。请同时参照图1A及图2，首先，提供一晶圆100，晶圆100上已形成有一材料层110，且晶圆100包括一中心区102a与环绕中心区102a的一边缘区102b。举例来说，边缘区102b定义为具有宽度W的环状区，宽度W约为晶圆直径D的0/2/100至2/100。在一实施例中，12时晶圆(其直径为300毫米)的边缘区102b的宽度约为1至3毫米。其中，中心区102a与边缘区102b例如是包括存储单元区与周边区(未绘示)，但边缘区102b通常被认为是无效区。在本实施例中，材料层110例如是包括依序堆叠于晶圆100上的一导体层112与一介电层114。导体层112例如是作为浮置栅极材料层，以及导体层112的材料例如是包括多晶硅。介电层114例如是作为栅间介电层，以及介电层114的材料例如是包括氧化硅/氮化硅/氧化硅(ONO)复合材料。再者，在本实施例中，晶圆100与导体层112之间更配置有一介电层104，介电层104例如是作为穿隧介电层，以及介电层104的材料例如是包括高密度等离子体(HDP)氧化层。当然，在其他实施例中(未绘示)，材料层110也可以仅包括一导体层、一介电层或其他材料层，本发明未对其加以限制。

[0031] 请参照图1B，接着，于材料层110上形成一负型光刻胶层120。负型光刻胶层120的形成方法例如是旋转涂布法。换言之，负型光刻胶层120形成于整个晶圆100上，以覆盖晶圆100的中心区102a与边缘区102b。

[0032] 请参照图1C，然后，对晶圆100的边缘区102b的负型光刻胶层120进行一晶圆边缘曝光制造工艺。晶圆边缘曝光制造工艺的曝光能量范围例如是介于60mW至300mW。在本实施例中，晶圆边缘曝光制造工艺(未绘示)例如是利用光纤将光源导引至一狭缝中而照射到晶圆100的边缘区102b，利用转盘旋转晶圆100，同时以光源照射晶圆的边缘区102b部分，对晶圆100的边缘区102b的负型光刻胶层120进行曝光制造工艺，以于边缘区102b得到经曝光的负型光刻胶层120。基于负型光刻胶层120的特性，位于边缘区102b的经曝光的负型光刻胶层120会交联(cross link)，因此光刻胶会硬化留置。

[0033] 请参照图1D，接着，使用一光罩(未绘示)为掩膜，对位于中心区102a与边缘区102b的负型光刻胶层120进行曝光制造工艺，以得到一图案化负型光刻胶层122。详言之，以光罩搭配步进机的方式来对整个晶圆100上的负型光刻胶层120进行曝光，以曝光晶圆
100的中心区102a与边缘区102b。特别注意的是，虽然在本实施例中是以先对晶圆100进行晶圆边缘曝光制造工艺，再以光罩对晶圆100进行曝光制造工艺为例，然而，在一实施例中，也可以是先以光罩对晶圆100进行曝光制造工艺，再对晶圆100进行晶圆边缘曝光制造工艺。

[0034] 请参照图1E，然后，对经曝光的负型光刻胶层120进行显影制造工艺，以得到图案化负型光刻胶层122。其中，由于位于边缘区102b的负型光刻胶层120经晶圆边缘曝光制造工艺处理，所以位于边缘区102b的负型光刻胶层120在进行显影制造工艺后会被保留下来，而不会被移除。

[0035] 请参照图1F，而后，以图案化负型光刻胶层122为掩膜，图案化材料层110，以形成一图案化材料层110a。在本实施例中，图案化材料层110a例如是包括依序堆叠的图案化导体层112a与图案化介电层114a，其中图案化导体层112a例如是浮置栅极层，图案化介电层114a例如是栅间介电层。图案化材料层110的方法例如是干式刻蚀制造工艺或湿式刻蚀制造工艺。特别注意的是，在材料层110的图案化制造工艺中，由于位于边缘区102b的材料层110上覆盖有图案化负型光刻胶层122，因此位于边缘区102b的材料层110实质上不会进行图案化。换言之，在材料层110的图案化制造工艺中，晶圆100的边缘区102b上至少覆盖有材料层110与图案化负型光刻胶层122，故能避免晶圆100的边缘区102b在此制造工艺中损伤。因此，本实施例的半导体制造工艺可以避免因位于边缘区102b的材料层110的刻蚀速率过快，而损伤材料层110下方的晶圆100的问题。再者，由于晶圆100的边缘区102b实质上为晶圆的无效区，因此虽然位于晶圆100的边缘区102b上的材料层110因被图案化负型光刻胶层122覆盖而无法进行图案化，但其实质上不会影响到半导体元件的特性。

[0036] 请参照图1G，接着，移除图案化负型光刻胶层122。移除图案化负型光刻胶层122的方法例如是干式刻蚀制造工艺或湿式刻蚀制造工艺。在一实施例中(未绘示)，后续制造工艺还包括于图案化材料层110a上形成另一材料层，并图案化该材料层以形成另一图案化材料层。举例来说，该图案化材料层可以是控制栅极层。值得一提的是，由于本实施例的半导体制造工艺能避免晶圆100的边缘区102b受损，因而能避免因受损晶圆100所导致的颗粒污染问题。详言之，晶圆100的边缘区102b的受损可能会产生一些碎片或颗粒，而在进行后续的沉积制造工艺或刻蚀制造工艺(诸如沉积或刻蚀材料层)时，这些碎片或颗粒可能会造成所谓的炸开颗粒缺陷并洒进晶圆100的中心区102a，而本实施例的半导体制造工艺则能避免这些问题的发生。特别注意的是，虽然在本实施例中是以制造快闪存储器为例，但本发明不限于此，本发明可用于各种半导体元件的膜层的光刻制造工艺中。此外，虽然在本实施例中是以材料层110包括多个膜层(包括导体层112与介电层114)为例，但材料层110也可以是单一膜层(诸如仅包括一导体层、一介电层或一其他材料层)，换言之，本实施例仅是以多个膜层一起进行图案化为例，但本发明当然适用于单一膜层的图案化制造工艺中。

[0037] 在本实施例的半导体制造工艺中，于晶圆上形成负型光刻胶层，且对位于边缘区的负型光刻胶层进行晶圆边缘曝光制造工艺，使得负型光刻胶层能覆盖晶圆的边缘区，以保护晶圆的边缘区不受后续刻蚀制造工艺的破坏。换言之，位于晶圆的边缘区的材料层实质上不进行图案化，因而晶圆的边缘区至少被材料层与负型光刻胶层保护，而不会被刻蚀制造工艺所使用的刻蚀剂破坏，以保持完整的结构。因此，晶圆的边缘区不会产生易导致炸开颗粒缺陷及洒进晶圆的中心区的碎片或颗粒。再者，由于边缘区实质上为晶圆的无效区，因此即使其上的材料层未进行图案化，亦不会影响到半导体元件的特性。特别是，本实施例的半导体制造工艺能与现有制造工艺结合，无须增加额外的步骤或大幅增加生产成本，以大幅提升产品良品率。

[0038] 综上所述，本发明的半导体制造工艺使用经曝光的负型光刻胶层来覆盖晶圆的边缘区，以保护晶圆的边缘区。如此一来，在以负型光刻胶层为掩膜对其下方的材料层进行图案化时，图案化制造工艺不会伤害到晶圆的边缘区，进而使产品具有较佳的良品率。特别是，本实施例的半导体制造工艺能与现有制造工艺结合，无须增加额外的步骤或大幅增加生产成本，使得产品具有较佳的元件特性。

[0039] 虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当以权利要求所界定范围为准。