技术领域 本发明涉及存储器。 背景技术 以往，作为非易失性存储器的一种，公知强电介质存储器。这种强电 介质存储器例如被公开于特开2001-210795号公报中。该现有的强电介质 存储器是将基于强电介质的极化方向的伪电容变换利用为存储器元件的 存储器。再有，强电介质存储器在原理上作为兼备能高速且以低电压进行 数据改写的优点与非易失性的优点的理想存储器备受瞩目。 图33是表示现有的一例的简单矩阵方式的强电介质存储器的存储器 单元阵列的等效电路图。图34是用于说明现有的一例的简单矩阵方式的 强电介质存储器的动作的磁滞曲线图(hysteresis graph)。参照图33，现有 的一例的简单矩阵方式的强电介质存储器的存储器单元501由单一的强电 介质电容器501a构成，该强电介质电容器由：形成为沿互相交叉的方向 延伸的字线WL与位线BL；和配置于字线WL与位线BL之间的强电介 质膜(未图示)构成。 在此，参照图33及图34说明现有的一例的简单矩阵方式的强电介质 存储器的动作。另外，在以下的表1中示出读出动作时及写入动作时施加 在字线WL与位线BL上的电压。 [表1] 备用 读出 写入“1” 写入“0” 选择WL 1/2Vcc Vcc 0 Vcc 非选择WL 1/2Vcc 1/3Vcc 2/3Vcc 1/3Vcc 选择BL 1/2Vcc 0→浮地 Vcc 0 非选择BL 1/2Vcc 2/3Vcc 1/3Vcc 2/3Vcc 作为写入动作，在待机状态下强电介质电容501a的两端为同一电 位。在写入数据“0”时，向选出的字线WL(选择WL)施加Vcc的电压， 同时向选出的位线BL(选择BL)施加0V的电压。此时，强电介质电容 器501a被施加了Vcc的电位差。由此，选出的存储器单元501的强电介 质电容器501a的极化状态移向图34所示的A点。然后，若使强电介质电 容器501a的两端为同一电位，则强电介质电容器501a的极化状态转移到 图34所示的“0”。在写入数据“1”时，在选择WL上施加0V的电压， 同时在选择BL上施加Vcc的电压。此时，强电介质电容器501a被施加了 -Vcc的电位差。由此，选出的存储器单元501的强电介质电容器501a 的极化状态移向图34的B点。然后，若使强电介质电容器501a的两端为 同一电位，则强电介质电容器501a(参照图33)的极化状态转移到图34 所示的“1”。 再有，作为读出动作，首先在将选择BL预充电到0V电压后，成为 浮地状态。接着，使选择WL上升到Vcc的电压。若将强电介质电容器 501a(参照图33)的电容设为CFE、将选出的位线BL的寄生电容设为 CBL，则此时的选择WL与选择BL的电位差Vcc被CFE和CBL电容分 割。还有，强电介质电容器501a的电容CFE根据所保持的数据“0”或“1”， 可以近似为C0或C1。因此，通过以下的式(1)和式(2)来表示选出的 位线BL的电位。 V0＝{C0/(C0+CBL)}×Vcc (1) V1＝{C1/(C1+CBL)}×Vcc (2) 上式(1)表示保持有数据“0”时的选择BL的电位V0，上式(2) 表示保持有数据“1”时的选择BL的电位V1。 通过由读出放大器判断上式(1)的位线电位V0与上式(2)的位线 电位V1的电位差，从而进行数据的读出。在该数据的读出时，由于存储 器电源501的数据被破坏，故在数据的读出后进行与读出数据对应的重新 写入动作(复原，restore)。 然而，在图33所示的现有一例的简单矩阵方式强电介质存储器中， 由于在写入动作及读出动作时向所有的非选择存储器单元501施加1/3Vcc 的电位差，故如图35所示，由于强电介质膜具有的磁滞特性，存在强电 介质电容器501a的极化量减少的缺陷。其结果是，存在产生干扰(disturb) 现象、即非选择存储器单元501的数据消失的现象的问题。 发明内容 本发明是为了解决上述问题而进行的，本发明的一个目的在于，提供 一种能够抑制非选择存储器单元的数据消失的干扰现象的存储器。 为了实现上述目的，本发明的第一方面的存储器，具备存储器单元阵 列，其包括：位线；配置为与位线交叉的字线；和连接在位线与字线之间 的存储器单元； 通过对所选择的存储器单元进行的存取动作，向存储器单元施加第一 电压脉冲和第二电压脉冲，其中存取动作包括读出动作、重新写入动作以 及写入动作的至少一种，第一电压脉冲提供使存储数据反转的第一方向的 电场，第二电压脉冲提供不使存储数据反转的与第一方向反向的电场； 并且对存储器单元进行用于使残留极化量恢复的恢复动作。 在该第一方面的存储器中，如上所述，通过对所选择的存储器单元进 行的存取动作，向非选择的存储器单元施加方向相反的第一电压脉冲和第 二电压脉冲，其中存取动作包括读出动作、重新写入动作以及写入动作的 至少一种，从而在非选择的存储器单元中进行残留极化量的劣化与劣化与 消除(恢复)，因此可以抑制非选择的存储器单元的残留极化量单方面地 劣化。由此，可以抑制非选择存储器单元的干扰现象。再有，即使在由于 存取动作而在任意存储器单元中产生残留极化量的劣化的情况下，通过对 存储器单元进行用于使残留极化量恢复的恢复动作，也可以使得产生了残 留极化量劣化的存储器单元的残留极化量恢复。由此，即使在由于存取动 作而在任意存储器单元中产生残留极化量的劣化的情况下，也可以可靠地 抑制因为残留极化量的劣化产生而导致存储器单元的干扰现象发生的情 况。 在上述第一方面的存储器中，优选通过进行恢复动作，从而进行恢复 动作的存储器单元以外的存储器单元维持能判别存储数据的残留极化量。 根据该构成，可以一边通过恢复动作而使进行恢复动作的存储器单元的残 留极化量的劣化恢复，一边抑制进行恢复动作以外的存储器单元以外的存 储器单元中产生残留极化量劣化所引起的干扰现象发生。 在上述第一方面的存储器中，优选恢复动作在由于存取动作而使任意 的存储器单元发生了规定量以上的残留极化量的劣化后进行。根据该构 成，与按每个存取动作每次进行恢复动作的情况相比，可以大幅度减少恢 复动作的动作时间。由此，即使在进行了恢复动作的情况下，也可以抑制 存储器的动作数增大。 在上述第一方面的存储器中，优选存储器单元包括：与所选择的位线 和所选择的字线相连的选择存储器单元；选择存储器单元以外的非选择存 储器单元；恢复动作通过以下方式进行：根据对选择存储器单元进行的读 出及重新写入动作，对存储器单元施加提供第一方向的电场的第一电压脉 冲、和提供与第一方向反向的电场的第二电压脉冲，在通过读出动作读出 的数据为第一数据时和为第二数据时，变更用于对存储器单元施加第一电 压脉冲和第二电压脉冲的方法。根据该构成，恢复动作时可以一边通过对 选择存储器单元进行的读出及重新写入动作而使选择存储器单元的残留 极化量劣化恢复，一边通过施加给非选择存储器单元的方向相反的第一电 压脉冲和第二电压脉冲，抑制非选择存储器单元中产生的残留极化量单方 面的劣化。由此，可以一边使选择存储器单元的残留极化量的劣化恢复， 一边抑制非选择存储器单元中残留极化量劣化产生，因此在全部存储器单 元中可以抑制残留极化量的劣化所引起的干扰现象发生。再有，在恢复动 作之际通过读出动作读出的数据为第一数据时和为第二数据时，通过变更 用于向存储器单元施加第一电压脉冲和第二电压脉冲的方法，从而在数据 为第一数据时和为第二数据时可以分别向非选择存储器单元施加方向相 反的电压仅需要的次数。 该情况下，优选恢复动作是通过对选择存储器单元进行的读出及重新 写入动作，分别向存储器单元施加第一电压脉冲和第二电压脉冲相同次数 而进行的。根据该构成，可以可靠地消除非选择存储器单元中产生的残留 极化量的劣化。 在上述第一方面的存储器中，优选对与所选择的字线相连的全部存储 器单元一个一个地进行恢复动作。根据该构成，可以容易地使与所选择的 字线相连的全部存储器单元的残留极化量的劣化恢复。由此，若依次选择 存储器单元阵列所包含的全部字线，并且对与所选择的字线相连的全部存 储器单元一个一个地进行恢复动作，则可以容易地使存储器单元阵列所包 含的全部存储器单元的残留极化量的劣化恢复。 在上述第一方面的存储器中，对与所选择的字线相连的全部存储器单 元一并进行恢复动作。根据该构成，可以容易地使与所选择的字线相连的 全部存储器单元的残留极化量的劣化恢复。由此，若依次选择存储器单元 阵列所包含的全部字线，并且对与所选择的字线相连的全部存储器单元一 并进行恢复动作，则可以容易地使存储器单元阵列所包含的全部存储器单 元的残留极化量的劣化恢复。 在上述第一方面的存储器中，还具备恢复动作控制电路，其根据由于 存取动作而使存储器单元发生了规定量以上的残留极化量劣化，使针对存 储器单元的恢复动作开始。根据该构成，可以容易地通过恢复动作控制电 路在存储器单元中产生了规定量以上的残留极化量的劣化后进行针对存 储器单元的恢复动作。 该情况下，优选还包括伪单元，其对应于通过存取动作而向存储器单 元施加第一电压脉冲和第二电压脉冲，施加第三电压脉冲与第四电压脉 冲，其中第三电压脉冲提供第一方向的电场，并且具有与第一电压脉冲实 质相同的电压，第四电压脉冲提供与第一方向反向的电场，并且具有与第 二电压脉冲实质相同的电压，恢复动作控制电路响应于伪单元中发生了规 定量以上的残留极化量劣化的事实，开始针对存储器单元的恢复动作。根 据该构成，可以容易地通过存取动作，响应于具有与存储器单元相同的极 化特性的伪单元中产生了规定量以上的残留极化量劣化的事实，由恢复动 作控制电路开始针对存储器单元的恢复动作。 在上述第一方面的存储器中，优选存储器单元包括强电介质电容器， 在存取动作时及恢复动作时的至少任一方时，向所选出的存储器单元施加 具有规定脉冲宽度的高电压的电压脉冲，并且向非选择的存储器单元施加 具有规定脉冲宽度的低电压的电压脉冲，规定的脉冲宽度被设定为以下脉 冲宽度：在向强电介质电容器施加高电压的电压脉冲时，产生极化反转， 在向强电介质电容器施加低电压的电压脉冲时实质上不产生极化反转。根 据该构成，在存取动作时及恢复动作时的至少任一方时，可以对所选择的 存储器单元进行伴随极化反转的写入或读出，并且对非选择存储器单元可 以几乎不使极化反转发生。其结果时，在存取动作时及恢复动作时的至少 任一方时，可以更有效地避免非选择存储器单元中的干扰现象。 本发明第二方面的存储器，具备：存储器单元阵列，其包含多个分别 具有多个非易失性存储器单元的存储器单元块；刷新机构，其用于对存储 器单元进行写入；第一次数检测机构，其检测针对存储器单元阵列内的全 部存储器单元的存取次数；和存取动作检测机构，其检测规定数的存储器 单元每一个的存取动作，刷新机构根据第一次数检测机构检测出针对全部 存储器单元的存取次数达到规定次数的事实，和存取动作检测机构的检测 结果，对规定数的存储器单元所属的至少一个存储器单元块所包含的存储 器单元进行重新写入。 在上述第二方面的存储器中，如上所述，通过构成为：设置检测所定 数的每个存储器的存取动作的存取动作检测机构，并且刷新机构根据存取 动作检测机构的检测结果，对规定数的存储器单元所属的至少一个存储器 单元块所包含的存储器单元进行重新写入，从而可以仅对规定数的存储器 单元所属的存储器单元块内的存储器单元进行重新写入，因此与在刷新动 作时对存储器单元阵列所包含的全部存储器单元依次进行重新写入的情 况相比，可以减少已经进行了重新写入(刷新)的存储器单元受到其他存 储器单元的刷新动作所引起的干扰的次数。由此，可以减少刷新时存储器 单元受到干扰的次数。再有，通过构成为刷新机构根据第一次数检测机构 检测出针对全部存储器单元的存取次数达到规定次数的事实进行重新写 入，从而与检测针对各存储器单元块的存取次数，按针对各存储器单元块 的规定存取次数进行刷新动作的情况不同，可以按一定的存取次数定期地 进行刷新动作。由此，因为在刷新动作时可以按一定的存取次数定期地进 行使通常的存取动作暂时待机等的控制，故可以简化存储器的控制。 在上述第二方面的存储器中，优选存取动作检测机构包括第一保持机 构，其保持每个存储器单元块的存取动作的有无，刷新机构根据第一次数 检测机构检测出针对全部存储器单元的存取次数达到规定次数的事实，和 第一保持机构保持有针对对应的存储器单元块的存取动作存在的事实，对 至少一个存储器单元块所包含的存储器单元进行重新写入。根据该构成， 可以容易地只对存在存取动作的存储器单元块内的存储器单元进行重新 写入，因此可以容易地减少刷新时存储器单元受到干扰的次数。 在上述第二方面的存储器中，优选存取动作检测机构包括第二次数检 测机构，其检测每个存储器单元块的存取次数，刷新机构根据第一次数检 测机构检测出针对全部存储器单元的存取次数达到规定次数的事实，和第 二次数检测机构检测出针对对应的存储器单元块的存取次数达到规定次 数的事实，对至少一个存储器单元块所包含的全部存储器单元进行重新写 入。根据该构成，可以容易地根据存取次数达到规定次数，选择需要进行 刷新动作的存储器单元块，进行刷新动作。 在上述第二方面的存储器中，优选还包括分别连接规定数的存储器单 元的多条字线，存取动作检测机构包括第一保持机构，其保持每条字线的 存取动作的有无，刷新机构根据第一次数检测机构检测出针对全部存储器 单元的存取次数达到规定次数的事实，和第一保持机构保持有针对对应的 字线的存取动作存在的事实，对与至少一条字线对应的存储器单元块所包 含的存储器单元进行重新写入。根据该构成，可以容易地仅对存在存取动 作的字线所对应的存储器单元块内的存储器单元进行重新写入，因此可以 容易地减少刷新时存储器单元受到干扰的次数。 该情况下，优选第一保持机构按照每条字线设置。根据该构成，可以 容易地根据第一保持机构，选择与存在存取动作的字线对应的存储器单元 块。 在上述包含保持每条字线的存取动作的有无的第一保持机构的构成 中，优选还包括第二次数检测机构，其检测每个存储器单元块的存取次数， 在由第二次数检测机构检测出针对至少一个存储器单元块的存取次数达 到规定次数时，在至少一个存储器单元块所对应的全部第一保持机构保持 有存取动作存在的事实的情况下，与至少一个存储器单元块对应的全部第 一保持机构变化为保持无存取动作的状态，刷新机构在由至少一个存储器 单元块所对应的全部第一保持机构保持有存取动作不存在的情况下，对至 少一个存储器单元块所包含的存储器单元进行重新写入。根据该构成，在 被认为通过经由对应的全部字线进行存取动作而可以比较均等地进行针 对存储器单元的存取动作，从而干扰的影响小的存储器单元块中，可以不 进行重新写入。由此，因为可以减少进行基于刷新动作的重新写入动作的 次数，故可以由此减少刷新时存储器单元受到干扰的次数。 该情况下，优选第二次数检测机构按照每个存储器单元块设置。根据 该构成，可以容易地由第二次数检测机构检测每个存储器单元块的存取次 数。 在上述第二方面的存储器中，优选在电源接通时，刷新机构对存储器 单元进行重新写入。根据该构成，可以在每次电源接通时对存储器单元进 行刷新动作。由此，即使在针对存储器单元的存取次数达到用于进行刷新 动作的规定次数之前，由于断开电源，而使进行刷新动作前计数器检测出 的存取次数的数据消失的情况下，也可以在之后的电源接通之际刷新存储 器单元。其结果是，即使在重复电源的接通与断开的情况下，由于可以抑 制干扰累积于存储器单元内，故可以可靠地抑制干扰所导致的数据的消 失。 该情况下，优选还包括检测电源的接通的电源接通检测机构，刷新机 构根据电源接通检测机构的检测结果，对存储器单元进行重新写入。根据 该构成，可以容易地在电源接通是对存储器单元进行重新写入。 本发明第三方面的存储器，具备：非易失性存储器单元；刷新机构， 其用于对存储器单元进行重新写入；刷新机构在电源接通时对存储器单元 进行读出及重新写入。 在该第三方面的存储器中，如上所述，在电源接通时通过由刷新机构 对存储器单元进行读出及重新写入，从而可以在每次接通电源时对存储器 单元进行刷新动作。由此，即使在达到规定次数前断开电源之后，重复接 通电源的动作的情况下，也可以抑制由于到断开电源为止的存取动作而产 生的干扰在存储器单元中累积的现象。其结果是，可以抑制因所累积的干 扰而导致存储器单元的数据消失的现象。 在上述第三方面的存储器中，优选还包括第一次数检测机构，其检测 针对存储器单元的存取次数，刷新机构除了在电源接通时以外，至少根据 由第一次数检测机构检测出针对存储器单元的存取次数的合计达到规定 次数的事实，对存储器单元进行读出及重新写入。根据该构成，除了在电 源接通时之外，即使在由第一次数检测机构检测出针对存储器单元的存取 次数的合计达到规定次数的情况下，也可以对存储器单元进行读出及重新 写入。由此，可以更可靠的抑制干扰所导致的数据的消失。 在上述第三方面的存储器中，优选存储器单元设置多个，该存储器还 包括：存储器单元阵列，其包含多个分别具有多个非易失性存储器单元的 存储器单元块；和存取动作检测机构，其检测规定数的存储器单元每一个 的存取动作，刷新机构除了在电源接通时以外，至少根据存取动作检测机 构的检测结果，对规定数的存储器单元所属的至少一个存储器单元块所包 含的存储器单元进行读出及重新写入。根据该构成，由于可以仅对规定数 的存储器单元所属的存储器单元块内的存储器单元进行读出及重新写入， 故与在刷新动作时对存储器单元阵列所包含的全部存储器单元依次进行 读出及重新写入的情况相比，可以减少已经进行了重新写入(刷新)的存 储器单元受到其他存储器单元的刷新动作所引起的干扰的次数。由此，可 以减少刷新时存储器单元受到干扰的次数。 该情况下，优选存取动作检测机构包括第一保持机构，其保持每个存 储器单元块的存取动作的有无，刷新机构除了在电源接通时以外，至少根 据第一保持机构保持有针对对应的存储器单元块的存取动作存在的事实， 对至少一个存储器单元块所包含的存储器单元进行读出及重新写入。根据 该构成，可以容易地只对存在存取动作的存储器单元块内的存储器单元进 行重新写入，因此可以容易地减少刷新时存储器单元受到干扰的次数。 在上述包含存取动作检测机构的构成中，优选存取动作检测机构包括 第二次数检测机构，其检测每个存储器单元块的存取次数，刷新机构除了 在电源接通时以外，至少根据第二次数检测机构检测出针对对应的所述存 储器单元块的存取次数达到规定次数的事实，对至少一个存储器单元块所 包含的存储器单元进行读出及重新写入。根据该构成，可以容易地根据存 取次数达到规定次数，选择需要进行刷新动作的存储器单元块，进行刷新 动作。 在上述包含存取动作检测机构的构成中，优选还包括分别连接规定数 的存储器单元的多条字线，存取动作检测机构包括第一保持机构，其保持 每条字线的存取动作的有无，刷新机构除了在电源接通时以外，至少根据 第一保持机构保持有针对对应的字线的存取动作存在的事实，对与至少一 条字线对应的存储器单元块所包含的存储器单元进行读出及重新写入。根 据该构成，可以容易地仅对存在存取动作的字线所对应的存储器单元块内 的存储器单元进行重新写入，因此可以容易地减少刷新时存储器单元受到 干扰的次数。 另外，在本发明中，也可以考虑以下构成。即，在上述第一方面的存 储器中，优选存储器包括：与所选择的字线相连的选择存储器单元；和作 为选择存储器单元以外的存储器单元的非选择存储器单元，恢复动作通过 根据对选择存储器单元进行的读出及重新写入动作，向存储器单元施加提 供第一方向电场的第一电压脉冲、和提供与第一方向反向的电场的第二电 压脉冲或者实质上不施加电压脉冲而进行。根据该构成，在恢复动作时通 过对选择存储器单元进行的读出及重新写入动作而使选择存储器单元的 残留极化量劣化恢复。再有，在向非选择存储器单元施加方向相反的第一 电压脉冲与第二电压脉冲的情况下，可以抑制残留极化量单方面的劣化， 在实质上不施加电压脉冲的情况下，可以抑制残留极化量产生。由此，在 所有的存储器单元中可以抑制残留极化量的劣化所引起的干扰现象发生。 在该情况下，优选恢复动作通过根据对选择存储器单元进行的读出及 重新写入动作，向存储器单元分别相同次数地施加第一电压脉冲和第二电 压脉冲而进行。根据该构成，由于分别以相同次数进行非选择存储器单元 中产生的残留极化量的劣化与劣化的消除(恢复)，故可以可靠地抑制残 留极化量的劣化。 还有，在上述第一方面的存储器中，优选还包括用于计数针对存储器 单元的存取次数的计数机构，恢复动作按照计数机构计数的针对存储器单 元的存取次数来进行。根据该构成，通过调节进行恢复动作的存取次数， 从而即使在通常的存取动作以外还进行了恢复动作的情况下，也可以抑制 存储器的动作数大幅度增大。 进而，在上述第一方面的存储器中，优选还包括用于计测针对存储器 单元的存取时间的计测机构，每当经过计测机构计测到的针对存储器单元 的规定存取时间就进行刷新动作。根据该构成，通过调节进行恢复动作的 存取时间，从而即使在通常的存取动作以外还进行了恢复动作的情况下， 也可以抑制存储器的动作数大幅度增大。 再有，在上述第三方面的存储器中，优选还具备检测电源的接通的电 源接通检测机构，刷新机构响应于电源接通检测机构检测出电源接通的事 实，对存储器单元进行读出及重新写入。根据该构成，可以容易地在电源 接通时对存储器单元进行读出及重新写入(再存储)。 还有，在上述存取动作检测机构包含保持每条字线的存取动作的有无 的第一保持机构的构成中，优选第一保持机构按照每条字线设置。根据该 构成，可以容易地根据第一保持机构来选择与存在存取动作的字线对应的 存储器单元块。 再有，在上述存取动作检测机构包含保持每条字线的存取动作的有无 的第一保持机构的构成中，优选还包括检测每个存储器单元块的存取次数 的第二次数检测机构，在由第二次数检测机构检测出针对至少一个存储器 单元块的存取次数达到规定次数时，在至少一个存储器单元块所对应的全 部第一保持机构保持有存取动作存在的情况下，与至少一个存储器单元块 对应的全部第一保持机构变化为保持无存取动作的状态，刷新机构在由至 少一个存储器单元块所对应的全部第一保持机构保持有存取动作不存在 的情况下，对至少一个存储器单元块所包含的存储器单元进行重新写入。 根据该构成，在被认为通过经由对应的全部字线进行存取动作而可以比较 均等地进行针对存储器单元的存取动作，从而干扰的影响小的存储器单元 块中，可以不进行重新写入。由此，因为可以减少进行基于刷新动作的重 新写入动作的次数，故可以由此减少刷新时存储器单元受到干扰的次数。 该情况下，优选第二次数检测机构按照每个存储器单元块设置。根据 该构成，可以容易地由第二次数检测机构检测每个存储器单元块的存取次 数。 附图说明 图1是表示本发明第一实施方式的简单矩阵方式的强电介质存储器的 整体构成的框图。 图2是图1所示的第一实施方式的强电介质存储器的存储器单元阵列 的等效电路图。 图3是表示图1所示的第一实施方式的强电介质存储器的刷新控制电 路的构成的框图。 图4是用于说明本发明第一实施方式的存储器单元阵列的选择单元与 非选择单元的概略图。 图5是用于说明本发明第一实施方式的读出及重新写入动作(通常存 取动作)以及刷新动作的电压波形图。 图6是用于说明本发明第一实施方式的强电介质存储器的动作的磁滞 曲线图。 图7是用于说明本发明第一实施方式的写入动作(通常存取动作)的 电压波形图。 图8是用于说明本发明第一实施方式的写入动作(通常存取动作)的 电压波形图。 图9是对本发明第一实施方式的强电介质存储器的残留极化量的劣化 的蓄积进行说明的磁滞曲线图。 图10是表示本发明第一实施方式的强电介质存储器的存储器单元的 残留极化量与双极性脉冲(bipolar pulse)的施加次数之关系的相关图。 图11是表示本发明第一实施方式的强电介质存储器的读出电位差与 双极性脉冲的施加次数之关系的相关图。 图12是表示本发明第二实施方式的简单矩阵方式的强电介质存储器 的整体构成的框图。 图13是用于说明本发明第二实施方式的存储器单元阵列中、连接于 选择字线上的存储器单元所保持的数据的概略图。 图14是用于说明本发明第二实施方式的存储器单元阵列的单元区域 的定义的图。 图15是用于说明本发明第二实施方式的通常存取动作及刷新动作的 读出及重新写入动作的电压波形图。 图16是用于说明本发明第二实施方式的通常存取动作的写入动作的 电压波形图。 图17是用于说明本发明第三实施方式的强电介质存储器的整体构成 的示意图。 图18是用于说明图17所示的第三实施方式的强电介质存储器的详细 构成的示意图。 图19是用于说明图17所示的第三实施方式的强电介质存储器的存储 器单元阵列的构成的示意图。 图20是用于说明本发明第四实施方式的强电介质存储器的构成的示 意图。 图21是用于说明本发明第五实施方式的强电介质存储器的构成的示 意图。 图22是用于说明图21所示的第五实施方式的强电介质存储器的存储 器单元块及行译码器的构成的示意图。 图23是用于说明本发明第六实施方式的强电介质存储器的整体构成 的示意图。 图24是用于说明图23所示的第六实施方式的强电介质存储器的详细 构成的示意图。 图25是用于说明图23所示的第六实施方式的强电介质存储器的存储 器单元阵列的构成的示意图。 图26是用于说明图23所示的第六实施方式的强电介质存储器的电源 接通检测部的构成的电路图。 图27是对本发明第六实施方式的强电介质存储器的电源接通检测部 的动作进行说明的电压波形图。 图28是用于说明本发明第七实施方式的强电介质存储器的构成的示 意图。 图29是用于说明本发明第八实施方式的强电介质存储器的构成的示 意图。 图30是用于说明图29所示的第八实施方式的强电介质存储器的存储 器单元块及行译码器的构成的示意图。 图31是表示本发明第一实施方式的第一变形例的简单矩阵方式的强 电介质存储器的整体构成的框图。 图32是表示本发明第一实施方式的第二变形例的简单矩阵方式的强 电介质存储器的整体构成的框图。 图33是表示现有例的简单矩阵方式的强电介质存储器的存储器单元 阵列的等效电路图。 图34是用于说明现有例的简单矩阵方式的强电介质存储器的动作的 磁滞曲线图。 图35是用于说明现有例的简单矩阵方式的强电介质存储器中的干扰 现象的磁滞曲线图。 具体实施方式 以下，根据附图对本发明的实施方式进行说明。 (第一实施方式) 首先，参照图1～图3，对第一实施方式的简单矩阵方式的强电介质 存储器的构成进行说明。第一实施方式的强电介质存储器具备：存储器单 元阵列1、行译码器2、列译码器3、行地址缓冲器4、列地址缓冲器5、 写入放大器6、输入缓冲器7、刷新控制电路8、电压感测放大器(sense amplifier)构成的读出放大器9、输出缓冲器10、1/3Vcc·2/3Vcc生成电路 11。另外，刷新控制电路8为本发明的“恢复动作控制电路”的一例。 如图2所示，存储器单元阵列1包括多个仅由强电介质电容器12a构 成的简单矩阵方式的存储器单元12。即，第一实施方式的简单矩阵方式的 存储器单元12与图34所示的现有的简单矩阵方式的存储器单元501同样， 由：形成为沿互相交叉方向延伸的字线WL及位线BL、配置于字线WL 及位线BL之间的强电介质膜(未图示)构成的强电介质电容器12a构成。 再有，如图1所示，存储器单元阵列1的字线WL上连接有行译码器2， 位线BL上连接有列译码器3。行译码器2及列译码器3连接着 1/3Vcc·2/3Vcc生成电路11。由此，能在非选择字线WL(非选择WL)及 非选择位线BL(非选择BL)上施加1/3Vcc及2/3Vcc的电压。再有，行 译码器2及列译码器3构成为：能将Vcc(电源电压或基于电源电压二生 成的电压)及0V的电压施加在选择字线WL(选择WL)及选择位线BL (选择BL)上。 在此，在第一实施方式中，刷新控制电路8是为了在存储器单元12 (参照图2)中从写入动作之后的残留极化量产生了约10％以上的残留极 化量的劣化时使针对所有的存储器12的刷新动作开始而设置的。另外， 该刷新动作是本发明的“恢复动作”的一例，是用于使存储器单元12的 残留极化量恢复到写入动作之后的残留计划量的动作。如图3所示，该刷 新控制电路8由脉冲发生器8a、伪单元8b、基准电压生成电路8c与运算 放大器8d构成。脉冲发生器8a具有：接收来自写入放大器6(参照图1) 的输出信号，生成双极性脉冲的功能。该双极性脉冲由向伪单元8b提供 方向相反的电场并具有相同电压的一对电压脉冲构成。具体是，双极性脉 冲由+1/3Vcc的电压脉冲和-1/3Vcc的电压脉冲构成。此外，该±1/3Vcc 的电压脉冲的脉冲宽度被设定为在读出及重新写入动作以及写入动作中 与施加在存储器单元12(参照图2)上的电压脉冲的脉冲宽度相同。再有， 伪单元8b由与存储器单元12的强电介质电容器12a(参照图2)同样的 单一强电介质电容器构成。构成为：在该伪单元8b中，在读出及重新写 入动作和写入动作中每次向非选择的存储器12(参照图2)1/3Vcc的电压 脉冲时，从脉冲发生器8a施加一次由±1/3Vcc的电压脉冲构成的双极性 脉冲。 再有，基准电压生成电路8c是为了生成基准电压Vref而设置的。该 基准电压Vref设定为存储器单元12及伪单元8b的写入动作之后的残留极 化量所对应的读出电压的约90％的电压。运算放大器8d是为了放大来自 伪单元8b的读出电压和基准电压Vref之差后输出到输入缓冲器7(参照 图1)而设置的。从伪单元8b向该运算放大器8d的正输入端子(+)供 给伪单元8b的残留极化量所对应的读出电压，而从基准电压生成电路8c 向负输入端子(-)供给基准电压Vref还有，在来自伪单元8b的读出电 压比基准电压Vref还大时，运算放大器8d输出正电压(H电平)的电压 脉冲，而在来自伪单元8b的读出电压比基准电压Vref还小时，输出负电 压(L电平)的电压脉冲。由此，在伪单元8b的残留极化量从写入动作 之后的残留极化量劣化约10％以上，从而伪单元8b的读出电压比写入动 作之后的读出电压的约90％的电压还小的情况下，从运算放大器8d输出 负电压(L电平)的电压脉冲。而且，输出缓冲器7(参照图1)接收来 自运算放大器8d的负电压(L电平)的电压脉冲，向写入放大器6(参照 图1)输出用于使刷新动作开始的信号。由此，构成为开始存储器单元阵 列1的所有存储器单元12所对应的刷新动作。 接着，对第一实施方式的简单矩阵方式的强电介质存储器中的通常存 取时的读出及重新写入动作、通常存取时的写入动作进行说明。另外，在 该动作说明中，将图4所示的位于字线WL2与位线BL2的交点的第四单 元作为选出的存储器单元(以下称为选择单元)进行说明。 (读出及重新写入动作：通常存取动作) 接下来，参照图1～图6，对第一实施方式的读出及重新写入动作进 行说明。此外，在图5所示的T1～T4的各期间内，设向存储器单元施加 ±1/3Vcc及±Vcc的电位差(电压脉冲)的时间分别为相同的时间(T秒)。 再有，在T1～T4期间内进行的各动作可以连续进行，也可以分别独立进 行。 (1)读出动作(T1) 在图5所示的T1的期间内，进行读出动作。首先，使选择BL从待 机状态(0V)变为浮地状态。另外，将选择BL为浮地状态的时间设为t1 秒。在相同的定时内使选择WL、非选择WL及非选择BL分别上升到Vcc、 1/3Vcc及2/3Vcc的电位。在该状态下，通过检测选择BL的电位(读出电 位)，从而进行数据“0”或数据“1”的判定。该数据“0”或“1”的判 定是通过由作为电压感测放大器的读出放大器9(参照图1)比较并放大 选择BL的电位(读出电位)和另外生成的参照电位而进行的。进而，数 据“0”或“1”的判定结束后，使选择BL再恢复到0V的电位。然后， 通过使选择BL保持0V的电位，并且使选择WL、非选择WL及非选择 BL全部恢复到0V的电位，从而暂且恢复到待机状态。 该情况下，位于选择WL与非选择BL的交点并作为非选择单元的第 一单元(参照图4)上被施加T秒1/3Vcc的电位差。再有，位于非选择 WL与选择BL的交点并作为非选择单元的第二单元上被施加t1秒1/3Vcc -选择BL的电位(浮地电位)，并且施加T-t1秒1/3Vcc的电位差。还 有，位于非选择WL与非选择BL的交点并作为非选择单元的第三单元上 被施加T秒-1/3Vcc的电位差。另外，位于选择WL与选择BL的交点并 作为选择单元的第四单元上被施加t1秒Vcc-选择BL的电位(浮地电位) 的电位差后，施加T-t1秒Vcc的电位差。 另外，上述的t1秒被设为非常短的时间t1，以便：在位于非选择WL 与选择BL的交点的作为非选择单元的第二单元中，在t1秒内接收的 1/3Vcc-选择BL的电位所产生的极化量的变化，与在T1-t1秒内接收的 1/3Vcc所产生的极化量的变化相比非常小，且通过施加T-t1秒1/3Vcc， 从而T1期间的极化量的变化成为与在T1期间后的T2～T4期间内产生的 极化量的变化几乎相同的量。这样，在该T1期间的读出动作中，可以使 残留极化量如下这样变化。即，在作为非选择单元的第一单元中，在保持 有数据“1”的情况下，产生残留极化量的劣化，在保持有数据“0”的情 况下，产生残留极化量的恢复。再有，在作为非选择单元的第二单元中， 在保持有数据“1”的情况下，产生残留极化量的劣化，在保持有数据“0” 的情况下，产生残留极化量的恢复(劣化的消除)。还有，在作为非选择 单元的第三单元中，在保持有数据“1”的情况下，产生残留极化量的恢 复，在保持有数据“0”的情况下，产生残留极化量的劣化。进而，在作 为选择单元的第四单元中，在保持有数据“1”的情况下，数据“1”被破 坏，写入数据“0”，在保持有数据“0”的情况下，保持数据“0”的残留 极化量。另外，上述残留极化量的劣化是指蓄积于强电介质电容器12a(参 照图2)的电荷量减少，残留极化量的恢复(消除)是指减少的电荷量的 增加。 (2)数据“1”重新写入动作(T2) 接着，在T2期间内，使选择WL保持0V的电位，并且使选择BL、 非选择WL及非选择BL分别上升到Vcc、2/3Vcc及1/3Vcc的电位。而 且，通过在使选择WL保持0V的同时，使非选择WL、选择BL及非选 择BL全部恢复到0V，从而暂且恢复到待机状态。在该T2期间内，在第 一单元～第四单元上施加如下的电位差。即，作为非选择单元的第一单元、 第二单元及第三单元上分别施加T秒-1/3Vcc、-1/3Vcc及1/3Vcc的电 位差。由此，在作为非选择单元的第一单元中保持有数据“1”的情况下， 产生残留极化量的恢复，在保持有数据“0”的情况下，产生残留极化量 的劣化。在作为非选择单元的第二单元中保持有数据“1”的情况下，产 生残留极化量的恢复，在保持有数据“0”的情况下，产生残留极化量的 劣化。在作为非选择单元的第三单元中保持有数据“1”的情况下，产生 残留极化量的劣化，在保持有数据“0”的情况下，产生残留极化量的恢 复。 再有，在作为选择单元的第四单元中，由于施加T秒-Vcc的电位差， 故在T1期间的读出动作中，在读出了数据“1”的情况下，在该T2期间 的动作中数据“1”的重新写入动作结束。即，在作为选择单元的第四单 元中，在保持有数据“1”的情况下，如图6所示，第四单元的极化状态 在T1期间从“1”经由A点移到“0”，在T2期间从“0”经由B点移到 “1”。因此，在T1期间内，在选择单元读出数据“1”的情况下，在该 T2期间的结束时刻使读出及重新写入动作结束。 (3)数据“0”重新写入用的补偿动作(T3) 接着，在T3期间内，将选择WL保持在0V的电位，并且使选择BL、 非选择WL及非选择BL分别上升到Vcc、2/3Vcc及1/3Vcc的电位。而 且，通过在将选择WL保持在0V的电位的同时，使选择BL、非选择WL 及非选择BL全部恢复到0V的电位，从而暂时恢复到待机状态。在该T3 的期间内，向第一单元～第四单元施加T秒如下的电位差。具体是，向作 为非选择单元的第一单元、第二单元及第三单元分别施加T秒-1/3Vcc、 -1/3Vcc及1/3Vcc的电位差。再有，向作为选择单元的第四单元施加T 秒-Vcc的电位差。通过该电位差的施加，从而在作为非选择单元的第一 单元中保持有数据“1”的情况下，产生残留极化量的恢复，在保持有数 据“0”的情况下产生残留极化量的劣化。还有，在作为非选择单元的第 二单元中，在保持有数据“1”的情况下产生残留极化量的恢复，在保持 有数据“0”的情况下产生残留极化量的劣化。进而，在作为非选择单元 的第三单元中，在保持有数据“1”的情况下产生残留极化量的劣化，在 保持有数据“0”的情况下产生残留极化量的恢复。再有，在作为选择单 元的第四单元中，虽然通过上述T2期间的动作而使保持的数据变为“1”， 但再次成为写入数据“1”的状态。 (4)数据“0”的重新写入动作(T4) 接下来，在T4期间内，将选择BL保持在0V，并且使选择WL、非 选择WL及非选择BL分别上升到Vcc、1/3Vcc及2/3Vcc的电位。而且， 通过在将选择BL保持为0V的电位的同时，使选择WL、非选择WL及 非选择BL全部恢复到0V的电位，从而恢复到待机状态。在该T4期间内， 向作为非选择单元的第一单元、第二单元及第三单元施加T秒1/3Vcc、 1/3Vcc、-1/3Vcc的电位差。再有，向作为选择单元的第四单元施加T秒 Vcc的电位差。由此，在作为非选择单元的第一单元中，在保持有数据“1” 的情况下产生残留极化量的劣化，在保持有数据“0”的情况下产生残留 极化量的恢复。再有，在作为非选择单元的第二单元中，在保持有数据“1” 的情况下产生残留极化量的劣化，在保持有数据“0”的情况下产生残留 极化量的恢复。进而，在作为非选择单元的第三单元中，在保持有数据“1” 的情况下产生残留极化量的恢复，在保持有数据“0”的情况下产生残留 极化量的劣化。还有，由于在作为选择单元的第四单元中施加Vcc的电位 差，故变为重新写入了数据“0”的状态。通过该T4期间的动作，一系列 的读出及重新写入动作结束。 另外，在T1期间的读出动作中，在读出了数据“0”的情况下，由于 极化状态如下所述地变化，从而数据“0”被重新写入。即，在作为选择 单元的第四单元中保持有数据“0”的情况下，如图6所示，第四单元的 极化状态在T1期间从“0”过渡到A点后返回到“0”。然后，在T2期间 内从“0”经由B点过渡到“1”。而且，在T3期间内从“1”过渡到B点 后，返回到“1”。还有，在T4期间内从“1”经由A点过渡到“0”。由此， 数据“0”被重新写入选择单元。 在该第一实施方式中，在通常存取的读出及重新写入动作中，在读出 了数据“1”的情况下进行到T2期间的动作为止，在读出了数据“0”的 情况下进行到T4期间的动作为止。然后，分别移到下一次的读出及重新 写入动作。在该第一实施方式所述的通常存取的读出及重新写入动作中， 在读出了数据“1”和读出了数据“0”的两种情况下，残留极化量劣化的 次数和残留极化量恢复的次数相等。因此，即使反复进行读出及重新写入 动作，在非选择单元中也难以蓄积残留极化量的劣化。 即，在第一实施方式所述的通常存取的读出及写入动作中，通过读出 及重新写入动作，在消除非选择单元的残留极化量劣化的方向上，交替地 向非选择单元中的第一单元和第三单元施加±1/3Vcc的电压(电压脉冲)， 并且向非选择单元中的第二单元交替地施加1/3Vcc-选择位线的电压(电 压脉冲)及1/3Vcc的电压(电压脉冲)、和-1/3Vcc的电压(电压脉冲)， 从而与在非选择单元上反复施加1/3Vcc的电压(电压脉冲)的情况不同， 可以有效地抑制残留极化量劣化而导致的非选择单元的数据的消失(干扰 现象)。另外，此时交替地施加的电压脉冲分别为本发明的“使存储数据 反转的第一方向的第一电压脉冲”和“使存储数据不反转的与第一方向逆 向的第二电压脉冲”的一例。 (写入动作：通常存取动作) 接着，参照图4及图6～图8，对本发明第一实施方式的写入动作进 行说明。 首先，在写入数据“0”的情况下，如图7所示，在T1期间内写入与 数据“0”相反的数据“1”。然后，在T2期间内写入数据“0”。具体是， 在T1期间内从待机状态(0V)开始使选择WL保持0V的电位，并且使 选择BL、非选择WL及非选择BL分别上升到Vcc、2/3Vcc及1/3Vcc的 电位。而且，通过使选择WL保持0V的电位，并且使选择BL、非选择 WL及非选择BL全部恢复到0V的电位，从而暂且恢复到待机状态。在该 T1期间内，向第一单元～第四单元施加T秒如下的电位差。具体是，向 作为非选择单元的第一单元、第二单元及第三单元分别施加T秒-1/3Vcc、 -1/3Vcc及1/3Vcc的电位差。再有，向作为选择单元的第四单元施加T 秒-Vcc的电位差。通过该电位差的施加，从而在作为非选择单元的第一 单元中，在保持有数据“1”的情况下产生残留极化量的恢复，在保持有 数据“0”的情况下产生残留极化量的劣化。进而，在作为非选择单元的 第二单元中，在保持有数据“1”的情况下产生残留极化量的恢复，在保 持有数据“0”的情况下产生残留极化量的劣化。还有，在作为非选择单 元的第三单元中，在保持有数据“1”的情况下产生残留极化量的劣化， 在保持有数据“0”的情况下产生残留极化量的恢复。再有，在作为选择 单元的第四单元中写入相反的数据“1”。 在T1期间内写入相反的数据“1”后，在T2期间内写入本来应该写 入的数据“0”。具体是，在T2期间内，从待机状态(0V)开始使选择BL 保持0V电位，并且使选择WL、非选择WL及非选择BL分别上升到Vcc、 1/3Vcc及2/3Vcc的电位。然后，通过使选择BL保持在0V的电位，并且 使选择WL、非选择WL及非选择BL全部恢复到0V的电位，从而恢复 到待机状态。在该T2期间内向第一单元～第四单元施加T秒如下的电位 差。具体是，向作为非选择单元的第一单元、第二单元及第三单元分别施 加T秒1/3Vcc、1/3Vcc及-1/3Vcc的电位差。再有，向作为选择单元的 第四单元施加T秒Vcc的电位差。通过该电位差的施加，从而在作为非选 择单元的第一单元中，在保持有数据“1”的情况下产生残留极化量的劣 化，在保持有数据“0”的情况下产生残留极化量的恢复。进而，在作为 非选择单元的第二单元中，在保持有数据“1”的情况下产生残留极化量 的劣化，在保持有数据“0”的情况下产生残留极化量的恢复。还有，在 作为非选择单元的第三单元中，在保持有数据“1”的情况下产生残留极 化量的恢复，在保持有数据“0”的情况下产生残留极化量的劣化。再有， 在作为选择单元的第四单元中写入数据“0”。 另外，在上述数据“0”的写入动作中，极化状态如下所述地变化， 从而数据“0”被写入选择单元中。即，作为选择单元的第四单元的极化 状态如图6所示在T1期间内过渡到B点后，移向“1”。然后，在T2期 间内从“1”经由A点过渡到“0”。由此，数据“0”被写入选择单元中。 接下来，在写入数据“1”的情况下，如图8所示，在T1期间内写入 与数据“1”相反的数据“0”。然后在T2期间内写入数据“1”。在该数据 “1”的写入动作中，进行调换了上述数据“0”的写入动作(参照图7) 的T1期间与T2期间的动作。由此，在数据“1”的写入动作中，如图8 所示，在T1期间内向作为非选择单元的第一单元、第二单元及第三单元 分别施加T秒1/3Vcc、1/3Vcc及-1/3Vcc的电位差。再有，向作为选择 单元的第四单元施加T秒Vcc的电位差。通过该电位差的施加，从而在作 为非选择单元的第一单元中，在保持有数据“1”的情况下产生残留极化 量的劣化，在保持有数据“0”的情况下产生残留极化量的恢复。进而， 在作为非选择的第二单元中，在保持有数据“1”的情况下产生残留极化 量的劣化，在保持有数据“0”的情况下产生残留极化量的恢复。再有， 在作为非选择单元的第三单元中，在保持有数据“1”的情况下产生残留 极化量的恢复，在保持有数据“0”的情况下产生残留极化量的劣化。还 有，在作为选择单元的第四单元中，写入相反的数据“0”。 接着，在T2期间内，向作为非选择单元的第一单元、第二单元及第 三单元分别施加T秒-1/3Vcc、-1/3Vcc及1/3Vcc的电位差。再有，向 作为选择单元的第四单元施加T秒-Vcc的电位差。通过该电位差的施加， 从而在作为非选择单元的第一单元中，在保持有数据“1”的情况下产生 残留极化量的恢复，在保持有数据“0”的情况下产生残留极化量的劣化。 进而，在作为非选择的第二单元中，在保持有数据“1”的情况下产生残 留极化量的恢复，在保持有数据“0”的情况下产生残留极化量的劣化。 再有，在作为非选择单元的第三单元中，在保持有数据“1”的情况下产 生残留极化量的劣化，在保持有数据“0”的情况下产生残留极化量的恢 复。还有，在作为选择单元的第四单元中，写入数据“1”。 另外，在该数据“1”的写入动作中，极化状态如下所述地变化，从 而数据“1”被写入选择单元中。即，作为选择单元的第四单元的极化状 态如图6所示，在T1期间内过渡到A点后，移至“0”。然后在T2期间 内从“0”经由B点过渡到“1”。由此数据“1”被写入选择单元中。 在第一实施方式所述的通常存取的写入动作中，分别各向全部非选择 单元(第一单元～第三单元)施加±1/3Vcc的电压(电压脉冲)一次。此 时的±1/3Vcc的电压脉冲是本发明的“使存储数据反转的第一方向的第一 电压脉冲”和“不使存储数据反转的、方向与第一方向相反的第二电压脉 冲”的一例。即，在该第一实施方式所述的通常存取的写入动作中，在写 入数据“0”和写入数据“1”的两种情况下，残留极化量的劣化和残留极 化量的恢复各产生一次。因此，即使反复进行写入动作，也与向非选择单 元仅反复施加1/3Vcc的电压(电压脉冲)的情况不同，非选择单元中难 以蓄积残留极化量的劣化。其结果是，在写入动作中可以有效地抑制残留 极化量所导致的非选择单元的数据消失(干扰现象)产生。 此外，在上述的通常存取动作的读出及重新写入动作和写入动作中， 即使在分别向非选择单元各施加相同次数的±1/3Vcc的电位差的情况下， 有时也会在非选择单元中蓄积残留极化量的劣化。具体是，如图9的磁滞 曲线图所示，例如在非选择单元中保持有数据“0”的情况下，通过施加 -1/3Vcc的电位差而产生的残留极化量的劣化，即使之后施加了1/3Vcc 的电位差，在强电介质膜的磁滞曲线的斜率大时也不能完全恢复。由此， 伴随于反复施加±1/3Vcc的电位差的动作，有时无法恢复的少量的残留极 化量的劣化在非选择单元中蓄积。 在图10中示出由±1/3Vcc的电压脉冲构成的双极性脉冲的施加次数 和存储器单元的残留极化量的关系。另外，在图10中示出：用一次也没 施加±1/3Vcc的双极性脉冲的状态(施加次数0次)下的存储器的残留极 化量对存储器单元的残留极化量进行标准化后的值。由该图10可知，随 着±1/3Vcc的双极性脉冲的施加次数的增加，存储器单元的残留极化量逐 渐减少(劣化)。再有，可知：若±1/3Vcc的双极性脉冲的施加次数超过 约1000万次(1E+07次)，则存储器单元的残留极化量变得比0.8还小。 即，可以判断为：若±1/3Vcc的双极性脉冲的施加次数超过约1000万次 (1E+07次)，则存储器单元的残留极化量劣化约20％以上。 在此，在第一实施方式中，在存储器单元12(参照图2)的残留极化 量自写入动作之后的残留极化量劣化约10％以上时，对全部存储器单元12 进行恢复到写入动作之后的残留极化量的刷新动作。具体是，在针对存储 器单元12的通常存取动作(读出及重新写入动作、写入动作)中，向非 选择单元施加一次±1/3Vcc的电位差，与此相对应从刷新控制电路8(参 照图3)的脉冲发生器8a向伪单元8b施加一次由±1/3Vcc的电压脉冲构 成的双极性脉冲。另外，此时向伪单元8b施加的±1/3Vcc的电压脉冲是 本发明的“第三电压脉冲”和“第四电压脉冲”的一例。由此，伪单元8b 中蓄积了与通常存取动作中通过向非选择单元施加±1/3Vcc的电位差而 蓄积的残留极化量的劣化相同量的残留极化量的劣化。而且，随着残留极 化量的劣化在伪单元8b中蓄积，从伪单元8b读出到运算放大器8d的读 出电压下降。 在此，从基准电压生成电路8c提供给运算放大器8d的基准电压Vref 被设定为存储器单元12及伪单元8b的写入动作之后的残留极化量所对应 的读出电压的约90％的电压。由此，在伪单元8b的读出电压比存储器单 元12及伪单元8b的写入动作之后的残留极化量所对应的读出电压的约 90％的电压还大的期间内，从运算放大器8d输出正电压(H电平)的电压 脉冲。另一方面，若伪单元8b的读出电压比存储器单元12及伪单元8b 的写入动作之后的残留极化量所对应的读出电压的约90％的电压还小，则 从运算放大器8d输出负电压(L电平)的电压脉冲。而且，通过将从运 算放大器8d输出的负电压(L电平)的电压脉冲输入到输入缓冲器7(参 照图1)，从而从输入缓冲器7向读出放大器6输出用于使刷新动作开始的 信号。接着，参照图1、图2及图5，对第一实施方式的刷新动作进行说 明。 (刷新动作) 第一实施方式的刷新动作对存储器单元阵列1(参照图1)的全部存 储器单元12(参照图2)进行。具体是，首先选择位于字线WL1与位线 BL1的交点处的存储器单元12进行了刷新动作后，按照顺序一个一个选 择沿字线WL1邻接的存储器单元进行刷新动作。而且，对与字线WL1连 接的全部存储器单元12进行了刷新动作后，选择字线WL2，与字线WL1 的情况相同地，对与字线WL1相连的全部存储器单元12一个一个地进行 刷新动作。然后，同样地对与字线WL3以后的各字线WL相连的全部存 储器单元12一个一个地进行刷新动作。由此，对存储器单元阵列1(参照 图1)的全部存储器单元12(参照图2)进行刷新动作。此外，第一实施 方式的刷新动作的具体方法与上述通常存取动作的读出及重新写入动作 完全相同。 即，在第一实施方式的刷新动作中，如图5所示，在读出及重新写入 动作的T1期间内，在从选择单元读出了数据“1”的情况下进行到T2期 间的动作为止，从而数据“1”被重新写入选择单元中。另一方面，在T1 期间内，在从选择单元读出了数据“0”的情况下，通过进行到T4期间的 动作为止，从而数据“0”被重新写入选择单元中。再有，在第一实施方 式的刷新动作的读出及重新写入动作中，在读出数据“1”和读出数据“0” 的两种情况下，残留极化量劣化的此处和残留极化量恢复的次数相等。因 此，即使对全部存储器单元12(参照图2)一个一个地进行刷新动作，非 选择单元中也难以蓄积残留极化量的劣化。 即，在第一实施方式的刷新动作中，通过读出及重新写入动作，在消 除非选择单元的干扰所导致的残留极化量劣化的方向上，通过向非选择单 元中的第一单元及第三单元交替施加±1/3Vcc的电压，并且向非选择单元 中的第二单元交替地施加1/3Vcc-选择位线的电位、1/3Vcc的电压和- 1/3Vcc的电压，从而与向非选择单元仅反复施加1/3Vcc的电压的情况不 同，可以有效地抑制残留极化量劣化所导致的非选择单元的数据消失(干 扰)。由此，在第一实施方式的刷新动作中，可以一边使选择单元的残留 极化量劣化恢复，一边抑制非选择单元中残留极化量的劣化所引起的干扰 现象发生。 再有，在第一实施方式中，不是每次在通常存取动作时进行刷新动作， 而使根据存储器单元12中产生约10％以上的残留极化量的劣化来进行刷 新动作，因此与每次在通常存取动作时进行刷新动作的情况相比，可以大 幅度减少刷新动作的动作时间。由此，即使在进行了刷新动作的情况，也 可以抑制强电介质存储器的动作数增大。 接着，说明：为了对在通常存取动作及刷新动作的读出及重新写入动 作、和通常存取动作的写入动作中，在非选择单元上施加±1/3Vcc的时间 (T秒)对读出电位差的影响进行研究而进行的实验。在该实验中，首先 选择存储器单元阵列1中的一个存储器单元，进行了数据“0”的写入动 作(写入电压±Vcc＝±3.0V)后，施加由±1/3Vcc(＝±1.0V)的电压 脉冲构成的双极性脉冲，然后进行读出动作。而且，测量与选择单元相连 的位线BL的读出电位(数据“0”读出电位)。另外，施加双极性脉冲时， 使分别施加-1/3Vcc(＝-1.0V)的电压脉冲及1/3Vcc(＝1.0V)的电压 脉冲的时间变化为25nsec～200nsec，并且使双极性脉冲的施加次数从1 次变化到109次为止，进行测量。此外，在该情况下，向存储器单元写入 数据“0”(“1”)的动作中的写入电压±Vcc＝±3.0V是在存储器单元中 能使极化反转产生的电压。 接下来，选择存储器单元阵列1中的一个存储器单元，进行过数据“1” 的写入动作后，施加由±1/3Vcc(＝±1.0V)的电压所构成的双极性脉冲， 然后进行读出动作。而且，测量与选择单元相连的位线BL的读出电位(数 据“1”读出电位)。另外，与上述测量数据“0”读出电位时同样地施加 双极性脉冲。并且，通过从数据“1”读出电位中减去数据“0”读出电位， 从而算出读出电位差。图11中示出±1/3Vcc(＝±1.0V)的电压脉冲的每 个施加时间(25nsec～200nsec)算出的读出电位差与双极性脉冲的施加次 数的关系。此外，该图11中示出：用施加了一次双极性脉冲时的读出电 位差对所算出的读出电位差进行标准化后的值。 由图11可知，随着±1/3Vcc(＝±1.0V)的双极性脉冲的施加次数 从1次增加到109次，读出电位差逐渐减少的趋势。这是因为随着±1/3Vcc (＝±1.0V)的双极性脉冲的施加次数的增加，蓄积于存储器单元中的残 留极化量的劣化增大。再有，由图11可知，随着双极性脉冲的±1/3Vcc (＝±1.0V)的电压脉冲的脉冲宽度(施加时间)从200nsec减少到25nsec， 伴随于双极性脉冲施加次数的增加的读出电位差减少的程度变小。进而， 可知：在具有75nsec以下脉冲宽度的电压脉冲中，到施加次数达到108次 为止，劣化量不会低于20％。这是因为：随着施加在存储器单元上的± 1/3Vcc(＝±1.0V)的电压脉冲的脉冲宽度(施加时间)减少，蓄积于存 储器单元中的残留极化量的劣化降低。由该结果可知：在通常存取动作及 刷新动作的读出及重新写入动作、通常存取动作的写入动作中，为了抑制 在非选择单元中蓄积残留极化量的劣化，优选向非选择单元施加±1/3Vcc 的时间短。 再有，在读出、重新写入及写入动作中，为了在选择单元中进行数据 写入的同时，不使非选择单元的数据变化，需要将施加±Vcc及±1/3Vcc 的电压(电压脉冲)的时间(T秒)设定为：在施加了±Vcc的电压(电 压脉冲)时存储器单元的强电介质电容器12a(参照图2)可靠地极化反 转，并且在施加了±1/3Vcc的电压(电压脉冲)时非选择单元的强电介质 电容器12a(参照图2)不会极化反转的时间。此时，为了一边抑制残留 极化量的劣化在非选择单元中蓄积，一边利用±Vcc的电压脉冲使强电介 质电容器12a可靠地极化反转，并且利用±1/3Vcc不是强电介质电容器12a 极化反转，优选将向存储器单元12施加±1/3Vcc及±Vcc的电压脉冲的 时间(T秒)设定为75nsec以下。这样，通过将电压脉冲的施加时间设定 为75nsec以下，从而可以利用高的电压(±Vcc)的电压脉冲使选择单元 的强电介质电容器12a中可靠地产生极化反转，而利用低的电压(± 1/3Vcc)的电压脉冲使非选择单元的强电介质电容器12a实质上不产生极 化反转，能够抑制残留极化量劣化的蓄积所引起的非选择单元的干扰。 其结果是，通过将电压脉冲的施加时间(电压脉冲的脉冲宽度)设定 为75nsec以下，从而可以在存取动作达到108次为止劣化量不会达到最为 数据劣化下限的20％。由此，通过在最大108次的存取动作的每一个中进 行刷新动作，从而可以抑制非选择单元中残留极化量劣化所引起的干扰现 象产生。 (第二实施方式) 在该第二实施方式中，与上述第一实施方式不同，针对在对与强电介 质存储器的任意字线WL相连的全部存储器单元一并进行存取的情况下采 用本发明的例子进行说明。 参照图12，在第二实施方式的强电介质存储器中，读出放大器19直 接连接着存储器单元阵列1。除此以外的第二实施方式的强电介质存储器 的构成与上述第一实施方式的强电介质存储器的构成相同。 以下，参照图12～图16，对第二实施方式的强电介质存储器的动作 进行说明。另外，在第二实施方式的说明中，如图13所示，将选择字线 WL设为字线WL5。再有，设为：与该选择WL(WL5)相连的存储器单 元中、连接于位线BL4及位线BL6的存储器单元中存储有数据“1”，与 除此以外的位线(BL1～3、5、7、8)连接的存储器单元中存储有数据“0”。 进而，如图14所示，将与选择WL相连的存储器单元中存储有数据“0” 的存储器单元群设为第一单元区域，将与选择WL相连的存储器单元中存 储有数据“1”的存储器单元群设为第二单元区域。还有，将与非选择WL 相连的存储器单元中、与位线BL4及位线BL6连接的存储器单元群设为 第三单元区域，将与非选择字线WL相连的存储器单元中、与位线BL4 及位线BL6以外的位线连接的存储器单元群设为第四单元区域。即，与选 择WL(WL5)相连的第一单元区域及第二单元区域的存储器单元为选择 单元，与非选择WL(WL1～4、6～8)相连的第三单元区域及第四单元 区域的存储器单元为非选择单元。以下，对第二实施方式的简单矩阵方式 的强电介质存储器中的通常存取时的读出及重新写入动作、通常存取时的 写入动作、和刷新动作进行说明。 (读出及重新写入动作：通常存取动作) 如图15所示，第二实施方式的读出及重新写入动作(通常存取动作) 在T1、T2及T3期间内进行。在T1～T3的各期间内，将向存储器单元施 加±1/3Vcc、±Vcc及0V电位差(电压脉冲)的时间分别设为相同的T 秒。再有，T1～T3期间内进行的各动作可以连续进行，也可以分别独立 地进行。以下，对T1～T3期间内的各动作进行说明。另外，在待机状态 下字线WL及位线BL为0V。 (1)读出动作(T1) 在图15所示的T1期间内进行数据的读出。首先，使全部位线BL由 待机状态(0V)变为浮地状态，延迟相同时间或几nsec～几十nsec后使 选择WL(WL5)上升到Vcc的电位。在该状态下通过检测全部位线BL 的电位，从而可以数据“0”或数据“1”的判定。该数据“0”或“1”的 判定与上述第一实施方式的通常存取动作的读出动作同样地进行。此外， 将全部位线BL变为浮地状态的时间设为t1秒。该t1期间与上述第一实施 方式的读出及重新写入动作同样，设定为非常短的时间。进而，在该t1 期间内向第一单元区域～第四单元区域(参照图14)的存储器单元施加以 下的电位差。 即，向第一单元区域的存储器单元施加t1期间Vcc-Vr0(“0”数据 读出电位)的电位差。进而，向第二单元区域的存储器单元施加t1期间 Vcc-Vrl(“0”数据读出电位)的电位差。再有，向第三单元区域的存储 器单元施加t1期间-Vr1的电位差。还有，向第四单元区域的存储器单元 施加t1期间-Vr0的电位差。另外，如上所述，由于t1期间被设定得非常 短，故t1期间内与非选择WL相连的全部存储器单元(第三及第四单元区 域的存储器单元)中产生的残留极化量的劣化及恢复，与由之后的T2及 T3期间内进行的动作所产生的残留极化量的劣化及恢复相比，实际上可 以忽略。 经过t1期间后，将全部位线BL设为0V电位。该期间相当于t1以外 的T1期间，各单元区域的存储器单元中的电位差变为如下这样。即，第 一及第二单元区域的存储器单元(选择单元)被施加Vcc的电位差，第三 及第四单元区域的存储器单元(非选择单元)中不产生电位差。 然后，通过将作为选择WL的字线WL5的电压设为0V，恢复到待机 状态，从而完成读出动作。在T1期间内，第一单元区域及第二单元区域 的存储器单元(选择单元)的极化变化分别如下所述。即，通过读出动作， 存储有数据“0”的第一单元区域的存储器单元的数据“1”未被破坏。另 一方面，存储有数据“1”的第二单元区域的存储器单元的数据“1”被破 坏而成为写入了数据“0”的状态。因此，需要向第二单元区域的存储器 单元重新写入数据“1”。在第二实施方式中，在T2、T3期间内进行该重 新写入动作。 接着，在图15所示的T2期间内，由待机状态(0V)开始，使“1” 读出BL(BL4及BL6)保持0V的电位，并且使选择WL(WL5)、非选 择WL(WL1-4、6-8)及“0”读出BL(BL1-3、5、7、8)分别上升 到Vcc、1/3Vcc、2/3Vcc的电位。然后，通过使“1”读出BL(BL4及 BL6)保持0V的电位，并且使选择WL(WL5)、非选择WL(WL1-4、 6-8)及“0”读出BL(BL1-3、5、7、8)全部恢复到0V的电位，从 而暂且恢复到待机状态。在该T2期间内，向第一～第四单元区域的存储 器单元时间T秒如下的电位差。即，向第一单元区域及第三单元区域的存 储器单元施加T秒1/3Vcc的电位差。再有，向第二单元区域的存储器单 元施加T秒Vcc的电位差，并且向第四单元区域的存储器单元施加T秒- 1/3Vcc的电位差。 另外，在T2期间内，第一～第四单元区域的存储器单元的极化变化 分别如下所述。第一单元区域的存储器单元在T2期间被施加1/3Vcc的电 位差，因此残留极化量恢复。再有，由于在T2期间内向T1期间内被写入 了数据“0”的第二单元区域施加Vcc的电位差，故数据“0”被再次写入。 第三及第四单元区域的存储器单元(非选择单元)由于所存储的数据而产 生残留极化量的恢复或劣化。具体是，由于向第三单元区域的存储器单元 施加1/3Vcc的电位差，故在保持有数据“0”的情况下产生残留极化量的 恢复，在保持有数据“1”的情况下产生残留极化量的劣化。还有，由于 向第四单元区域的存储器单元施加-1/3Vcc的电位差，故在保持有数据 “0”的情况下产生残留极化量的劣化，在保持有数据“1”的情况下产生 残留极化量的恢复。 接下来，在图15所示的T3期间内，由待机状态(0V)开始，使选择 WL(WL5)保持0V的电位，并且使“1”读出BL(BL4及BL6)、非选 择WL(WL1-4、6-8)及“0”读出BL(BL1-3、5、7、8)分别上升 到Vcc、2/3Vcc、1/3Vcc的电位。然后，通过使选择WL(WL5)保持0V 的电位，并且使“1”读出BL(BL4及BL6)、非选择WL(WL1-4、6 -8)及“0”读出BL(BL1-3、5、7、8)全部恢复到0V的电位，从而 暂且恢复到待机状态。在该T3期间内，向第一～第四单元区域的存储器 单元时间T秒如下的电位差。即，向第一单元区域及第三单元区域的存储 器单元施加T秒-1/3Vcc的电位差。再有，向第二单元区域的存储器单元 施加T秒-Vcc的电位差，并且向第四单元区域的存储器单元施加T秒 1/3Vcc的电位差。 另外，在T3期间内，第一～第四单元区域的存储器单元的极化变化 分别如下所述。第一单元区域的存储器单元在T3期间被施加-1/3Vcc的 电位差，因此残留极化量劣化。再有，由于在T3期间内第二单元区域施 加-Vcc的电位差，故数据“1”被写入。由此，由于读出动作而被破坏 的数据“1”的重新写入结束。第三及第四单元区域的存储器单元(非选 择单元)与T2期间同样，由于所存储的数据而产生残留极化量的恢复或 劣化。具体是，由于向第三单元区域的存储器单元施加-1/3Vcc的电位差， 故在保持有数据“0”的情况下产生残留极化量的劣化，在保持有数据“1” 的情况下产生残留极化量的恢复。还有，由于向第四单元区域的存储器单 元施加1/3Vcc的电位差，故在保持有数据“0”的情况下产生残留极化量 的恢复，在保持有数据“1”的情况下产生残留极化量的劣化。而且，经 过T3期间，一系列的读出及重新写入动作结束。 在第二实施方式的通常存取动作的读出及重新写入动作中，在与选择 WL(WL5)相连的存储器单元中、保持有数据“1”的存储器单元以外的 全部存储器单元(第一、第三及第四单元区域的存储器单元)中残留极化 量的恢复与劣化一定各产生一次。因此，在这些存储器单元中，即使反复 进行读出及重新写入动作，也难以蓄积残留极化量的劣化。 即，在第二实施方式的通常存取动作的读出及重新写入动作中，通过 读出及重新写入动作，向与选择WL(WL5)相连的存储器单元中、保持 有数据“1”的存储器单元以外的全部存储器单元(第一、第三及第四单 元区域的存储器单元)各施加一次方向相反的±1/3Vcc的电压(电压脉 冲)，因此与仅反复施加1/3Vcc的电压(电压脉冲)的情况不同，可以抑 制残留极化量的劣化。由此，可以抑制全部非选择单元(第三及第四单元 区域的存储器单元)及选择单元中保持有数据“0”的第一单元区域的存 储器单元的数据消失的干扰现象。另外，该情况下交替地施加的电压脉冲 分别为本发明的“使存储数据反转的第一方向的第一电压脉冲”和“使存 储数据不反转的与第一方向逆向的第二电压脉冲”的一例。 (写入动作：通常存取动作) 接着，参照图14-图16，对本发明第二实施方式的写入动作(通常 存取动作)进行说明。该第二实施方式的通常存取动作的写入动作如图16 所示，取代“1”读出BL(参照图15)及“0”读出BL，而采用“1”写 入BL及“0”写入BL。再有，在T1期间内不使“1”写入BL及“0”写 入BL变为浮地状态，而使保持0V的电位。该第二实施方式的通常存取 动作的写入动作的上述以外的动作方法与上述第二实施方式的通常存取 动作的读出及写入动作同样。因此，在第二实施方式的通常存取动作的写 入动作中，如图16所示，在T1期间向第一及第二单元区域的存储器单元 (选择单元)施加T秒Vcc的电位差，并且第三及第四单元区域的存储器 单元(非选择单元)不产生电位差。由此，在T1期间内数据“0”被写入 第一及第二单元区域的存储器单元(选择单元)中。再有，在第三及第四 单元区域的存储器单元中极化状态不变。 接着，在图16所示的T2期间内向第一单元区域及第三单元区域的存 储器单元施加T秒1/3Vcc的电位差。再有，向第二单元区域的存储器单 元施加T秒Vcc的电位差，并且向第四单元区域的存储器单元施加T秒- 1/3Vcc的电位差。在该T2期间内，第一～第四单元区域的存储器单元的 极化变化分别如下所述。由于第一单元区域的存储器单元被施加1/3Vcc 的电位差，因此残留极化量恢复。再有，由于向第二单元区域施加Vcc的 电位差，故数据“0”被再次写入。第三及第四单元区域的存储器单元(非 选择单元)由于所存储的数据而产生残留极化量的恢复或劣化。具体是， 由于向第三单元区域的存储器单元施加1/3Vcc的电位差，故在保持有数 据“0”的情况下产生残留极化量的恢复，在保持有数据“1”的情况下产 生残留极化量的劣化。还有，由于向第四单元区域的存储器单元施加- 1/3Vcc的电位差，故在保持有数据“0”的情况下产生残留极化量的劣化， 在保持有数据“1”的情况下产生残留极化量的恢复。 接下来，在图16所示的T3期间内，向第一单元区域及第三单元区域 的存储器单元施加T秒-1/3Vcc的电位差。再有，向第二单元区域的存储 器单元施加T秒-Vcc的电位差，并且向第四单元区域的存储器单元施加 T秒1/3Vcc的电位差。在该T3期间内，第一～第四单元区域的存储器单 元的极化变化分别如下所述。第一单元区域的存储器单元在T3期间被施 加-1/3Vcc的电位差，因此残留极化量劣化。再有，由于向第二单元区域 施加-Vcc的电位差，故数据“1”被写入。第三及第四单元区域的存储 器单元(非选择单元)与T2期间同样，由于所存储的数据而产生残留极 化量的恢复或劣化。具体是，由于向第三单元区域的存储器单元施加- 1/3Vcc的电位差，故在保持有数据“0”的情况下产生残留极化量的劣化， 在保持有数据“1”的情况下产生残留极化量的恢复。还有，由于向第四 单元区域的存储器单元施加1/3Vcc的电位差，故在保持有数据“0”的情 况下产生残留极化量的恢复，在保持有数据“1”的情况下产生残留极化 量的劣化。而且，经过T3期间，一系列的读出及重新写入动作结束。 在第二实施方式的通常存取动作的写入动作中，在与选择WL(WL5) 相连的存储器单元中、写入数据“1”的存储器单元以外的全部存储器单 元(第一、第三及第四单元区域的存储器单元)中残留极化量的恢复与劣 化一定各产生一次。因此，在这些存储器单元中，即使反复进行读出及重 新写入动作，也难以蓄积残留极化量的劣化。 即，在第二实施方式的通常存取动作的写入动作中，向与选择WL (WL5)相连的存储器单元中、写入数据“1”的存储器单元以外的全部 存储器单元(第一、第三及第四单元区域的存储器单元)各施加一次方向 相反的±1/3Vcc的电压(电压脉冲)，因此与仅反复施加1/3Vcc的电压(电 压脉冲)的情况不同，可以抑制残留极化量的劣化。由此，可以抑制全部 非选择单元(第三及第四单元区域的存储器单元)及选择单元中写入数据 “0”的第一单元区域的存储器单元的数据消失的干扰现象。另外，该情 况下±1/3Vcc的电压脉冲分别为本发明的“使存储数据反转的第一方向的 第一电压脉冲”和“使存储数据不反转的与第一方向逆向的第二电压脉冲” 的一例。 另外，即使在第二实施方式的通常存取动作的读出及重新写入动作、 以及写入动作中，也与上述第一实施方式同样，随着反复施加±1/3Vcc的 电位差，有时非选择单元(第三及第四单元区域的存储器单元)中蓄积了 无法恢复的少量的残留极化量的劣化。由此，即使在第二实施方式中，也 与上述第一实施方式相同，利用刷新控制电路8(参照图12)，对应于存 储器单元的残留极化量由写入动作之后的残留极化量劣化了约10％以上 的情况，开始针对全部存储器单元的刷新动作。接着，参照图12、图14 及图15，对第二实施方式的刷新动作进行说明。 (刷新动作) 第二实施方式的刷新动作与上述第一实施方式的刷新动作不同，对与 所选择的字线相连的全部存储器单元一并进行。具体是，首先选择字线 WL1(参照图14)，并且对与字线WL1相连的全部存储器单元一并进行 刷新动作。然后，选择字线WL2，并且对与字线WL2相连的全部存储器 单元一并进行刷新动作。之后，同样地依次选择字线WL3以后的各字线 WL，并且对与所选择的字线WL相连的全部存储器单元一并进行刷新动 作。由此，对存储器单元阵列1(参照图12)的全部存储器单元进行刷新 动作。另外，第二实施方式的刷新动作的具体方法与上述第二实施方式的 通常存取动作的读出及重新写入动作完全相同。 由此，在第二实施方式的刷新动作的读出及重新写入动作中，在与选 择WL相连的存储器单元中、保持有数据“1”的存储器单元以外的全部 存储器单元(第一、第三及第四单元区域的存储器单元)中，残留极化量 的恢复与劣化一定各产生一次。因此，在这些存储器单元中即使反复进行 刷新动作，也难以蓄积残留极化量的劣化。 即，在第二实施方式的刷新动作的读出及重新写入动作中，由于向与 选择WL相连的存储器单元中、保持有数据“1”的存储器单元以外的全 部存储器单元(第一、第三及第四单元区域的存储器单元)各施加一次方 向相反的±1/3Vcc的电压，因此与仅反复施加1/3Vcc的电压的情况不同， 可以抑制残留极化量的劣化。由此，在第二实施方式的刷新动作中，可以 一边使选择单元的残留极化量劣化恢复，一边抑制全部非选择单元(第三 及第四单元区域的存储器单元)及选择单元中的保持有数据“0”的第一 单元区域的存储器单元的数据消失的干扰现象。 第二实施方式的上述以外的效果和上述第一实施方式的效果相同。 (第三实施方式) 接着，参照图17-图18，对本发明第三实施方式的强电介质存储器 的构成进行说明。 如图17所示，第三实施方式的强电介质存储器备有：存储器单元阵 列21；行译码器22；刷新控制电路23；计数器24；包括存取检测部25 及状态机电路26的时钟生成电路27；行地址缓冲器28；列地址缓冲器29； 写入放大器30；读出放大器31；输入缓冲器32；输出缓冲器33；列译码 器34；字线源驱动器35；电压生成电路36；感测放大器37；位线源驱动 器38。另外，刷新控制电路23是本发明的“刷新机构”的一例，计数器 24是本发明的“第一次数检测机构”的一例。 存储器单元阵列21中配置为多条字线WL与多条位线BL交叉，并且 在各交叉位置上配置有强电介质电容器39。再有，强电介质电容器39由 字线WL、位线BL、配置于字线WL与位线BL之间的强电介质膜(未图 示)构成。而且，由两个强电介质电容器39构成一个存储器单元40。进 而，如图18所示，存储器单元阵列21由四个存储器单元块21a构成。如 图19所示，各存储器单元块21a包含8条字线WL、连接于各字线WL 的多个存储器单元40(参照图17)。 再有，向各存储器单元块21a及各字线WL分别分配规定的行地址。 具体是，向各存储器单元块21a分配以(X4，X3)表示的行地址，并且 向各字线WL分配以(X2，X1，X0)表示的行地址。由此，各存储器单 元块21a所包含的各字线WL的行地址用(X4，X3，X2，X1，X0)表示。 另外，如图19所示，四个存储器单元块21a的(X4，X3)的行地址分别 由(0，0)、(0，1)、(1，0)及(1，1)的行地址来表示。再有，8条字 线WL的(X2，X1，X0)的行地址分别由(0，0，0)、(0，0，1)、(0， 1，0)、(0，1，1)、(1，0，0)、(1，0，1)、(1，1，0)及(1，1，1) 的行地址来表示。 进而，如图17所示，字线WL上连接有行译码器22。如图18所示， 该行译码器22由连接于字线WL(参照图17)的行译码电路部22a与4 个锁存电路部22b构成。另外，该锁存电路部22b是本发明的“第一保持 机构”的一例。 在此，在第三实施方式中，锁存电路部22b分别设置为与各存储器单 元块21a对应。再有，锁存电路部22b具有保持每个存储器单元块21a的 读出动作或写入动作(以下称为存取动作)的有无。具体是，锁存电路部 22b构成为：在针对所对应的存储器单元块21a的存取动作存在的情况下， 保持H电平的数据，而在没有针对所对应的存储器单元块21a的存取动作 的情况下保持L电平的数据。进而，行译码器22上连接着刷新控制电路 23，并且刷新控制电路23上连接着时钟生成电路27的计数器24。该计数 器24构成为：检测存储器单元阵列21所包含的全部存储器单元40(参照 图17)所对应的存取次数(读出动作及写入动作的次数)，并且在存取次 数达到规定次数时向刷新控制电路23输出规定的信号。 再有，刷新控制电路23是为了控制存储器单元40所对应的刷新动作 而设置的。该刷新控制电路23构成为：在针对全部存储器单元40的存取 次数达到规定次数时接收从计数器24输出的信号，向行译码器22输出用 于使刷新动作开始的控制信号。还有，时钟生成电路27(参照图17)的 存取检测部25是为了检测针对存储器单元40的存取动作而设置的。再有， 计数器24构成为：接收由存取检测部25检测出针对存储器单元40的存 取动作的情况，将存取次数的计数值加+1。 进而，如图17所示，计数器24与行地址缓冲器28、列地址缓冲器 29、写入放大器30及读出放大器31连接。写入放大器30及读出放大器 31分别连接着输入缓冲器32及输出缓冲器33。再有，行地址缓冲器28 及列地址缓冲器29分别连接着行译码器22及列译码器34。还有，行译码 器22连接着字线源驱动器35，并且字线源驱动器35连接着电压生成电路 36及时钟生成电路27的状态机电路26。再有，存储器单元阵列21的位 线BL上，经由感测放大器37而连接有列译码器34。进而，感测放大器 37上连接写入放大器30、读出放大器31及位线源驱动器38，并且位线源 驱动器38连接着电压生成电路36及状态机电路26。 接下来，参照图17-图19，对本发明第三实施方式的强电介质存储 器的动作进行说明。 在第三实施方式的强电介质存储器中，首先在电源接通时通过复位计 数器24(参照图18)，从而计数器24的计数值变为“0”。进而，通过使 与各存储器单元块21a对应的锁存电路部22b也全部复位，从而使全部锁 存电路部22b成为保持L电平数据的状态(复位状态)。接着，开始针对 存储器单元40(参照图17)的存取动作。此时，针对全部存储器单元40 的存取动作由存取检测部25进行检测。而且，每当存取检测部25检测一 次存取动作，计数器24的计数值就加+1。由此，由计数器24检测针对 存储器单元阵列21内的全部存储器单元40的存取次数。 在针对存储器单元40的存取动作为读出动作时，由行译码器22选择 与从强电介质存储器外部输入的行地址对应的字线WL(参照图17)。由 此，与所选择的字线WL(以下称为选择字线WL)相连的多个存储器单 元40的数据经由位线WL而被感测放大器37一并读出，并且该数据由感 测放大器37放大。而且，由感测放大器37放大的数据经由读出放大器31 及输出缓冲器33而被读出到强电介质存储器的外部。而且，之后针对被 读出了数据的存储器单元40重新写入由感测放大器37读出的数据。另一 方面，在针对存储器单元40的存取动作为写入动作时，与上述读出动作 时同样，在与选择字线WL相连的多个存储器单元40的数据被感测放大 器37读出后，将该读出的数据改写为从强电介质存储器外部输入的数据。 然后，将该改写后的数据从感测放大器37写入存储器单元40。 另外，在上述读出动作后的重新写入动作、以及写入动作中，向与选 择字线WL对应的存储器单元块21a内的选择字线WL以外的字线WL(以 下称为非选择字线WL)所连接的存储器单元40施加规定的电压(1/2Vcc 或1/3Vcc等)。由此，在与选择字线WL对应的存储器单元块21a内的非 选择字线WL所连接的存储器单元40中，由于强电介质电容器39的极化 量减少，因此产生干扰。在上述存取动作中，与存在存取动作的存储器单 元块21a对应的锁存电路部22b为保持H电平数据的状态，而与没有存取 动作的存储器单元块21a对应的锁存电路部22b保持L电平的数据。 接着，在第三实施方式中，计数器24若检测出针对全部存储器单元 40的存取次数已达到规定次数，则向刷新控制电路23输出规定的信号。 刷新控制电路23接收来自该计数器24的信号，向行译码器22输出用于 使刷新动作开始的控制信号。此时，在第三实施方式中，刷新控制电路23 将根据锁存电路部22b所保持的数据选择进行刷新动作的字线WL的行地 址输出到行译码电路部22a。即，刷新控制电路23在锁存电路部22b保持 有H电平数据的情况下，向行译码电路部22a输出与该锁存电路部22b对 应的存储器单元块21a所包含的字线WL的行地址，而在锁存电路部22b 保持有L电平数据的情况下，不向行译码电路部22a输出与该锁存电路部 22b对应的存储器单元块21a所包含的字线WL的行地址。 例如，在图19所示的存储器单元阵列21中，设为有针对(0，0)、(1， 0)及(1，1)的行地址的存储器单元块21a的存取动作，而没有针对(0， 1)的行地址的存储器单元块21a的存取动作。此时，(0，0)、(1，0)及 (1，1)的行地址的存储器单元块21a所对应的锁存电路部22b(参照图 18)中保持H电平的数据，而在(0，1)的行地址的存储器单元块21a所 对应的锁存电路部22b(参照图18)中保持L电平的数据。该情况下，刷 新控制电路23(参照图18)向行译码电路部22a依次输出与(0，0)的 行地址的存储器单元块21a所包含的字线WL对应的(0，0，0，0，0)～ (0，0，1，1，1)的行地址后，不输出与(0，1)的行地址的存储器单 元块21a所包含的字线WL对应的(0，1，0，0，0)～(0，1，1，1，1) 的行地址。因此，刷新控制电路23输出(0，0，1，1，1)的行地址后， 依次输出与(1，0)及(1，1)的行地址的存储器单元块21a所包含的字 线WL对应的(1，0，0，0，0)～(1，0，1，1，1)及(1，1，0，0， 0)～(1，1，1，1，1)的行地址。 而且，如上所述，按照输出到行译码电路部22a的行地址的顺序，由 行译码电路部22a选择字线WL，并且由感测放大器37读出并放大与所选 择的各字线WL连接的存储器单元40的数据。然后，将与由感测放大器 37读出的数据相同的数据重新写入原来的存储器单元40。因此，在与从 刷新控制电路23向行译码电路部22a输出的(0，0，0，0，0)～(0，0， 1，1，1)、(1，0，0，0，0)～(1，0，1，1，1)及(1，1，0，0，0)～ (1，1，1，1，1)的行地址的字线WL相连的存储器单元40中进行重新 写入，而在与从刷新控制电路23未向行译码电路部22a输出的(0，1，0， 0，0)～(0，1，1，1，1)的8个行地址的字线WL相连的存储器单元 40中不进行重新写入。由此，在有存取动作的(0，0)、(1，0)及(1，1) 的行地址的存储器单元块21a所包含的全部存储器单元40中进行重新写 入，而在没有存取动作的(0，1)的行地址的存储器单元块21a所包含的 全部存储器单元40中不进行重新写入。如上所述进行针对存储器单元40 的刷新动作。 另外，在刷新动作的重新写入之际，由于向与选择字线WL对应的存 储器单元块21a内的非选择字线WL所连接的存储器单元40施加规定的 电压(1/2Vcc或1/3Vcc等)，故由于强电介质电容器19的极化量减少而 产生干扰。而且，刷新动作结束后与电源接通时同样，通过复位计数器24 而使计数值变为“0”，通过使各锁存电路部22b全部复位而使全部锁存电 路部22b成为保持L电平数据的状态。然后反复进行上述动作。 在第三实施方式中，如上所述，通过构成为：设置保持每个存储器单 元块21a的存取动作的有无，并且刷新控制电路23根据锁存电路部22b 保持针对所对应的存储器单元块21a的存取动作存在的情况(H电平的数 据)，对与该锁存电路部22b对应的存储器单元块21a所包含的存储器单 元40进行重新写入，从而可以仅对有存取动作的存储器单元块21a内的 存储器单元40进行重新写入。由此，与在刷新动作时对存储器单元阵列 21所包含的全部存储器单元40依次进行重新写入的情况相比，可以减少 已经进行过重新写入(刷新)的存储器单元40受到其他存储器单元40的 刷新动作引起的干扰的次数。由此，可以减少刷新时存储器单元40受到 的干扰的次数。 再有，在第三实施方式中，通过构成为：刷新控制电路23根据计数 器24检测出针对存储器单元阵列21所包含的全部存储器单元40的存取 次数的总计达到规定次数的情况，进行重新写入，从而与检测针对各存储 器单元块21a的存取次数，按照针对各存储器单元块21a的规定存取次数 进行刷新动作的情况不同，可以按照一定的存取次数定期地进行刷新动 作。由此，可以在刷新动作时按照一定的存取次数定期地进行使通常存取 动作暂时待机等控制，因此可以简化强电介质存储器的控制。 (第四实施方式) 接下来，参照图20，对本发明第四实施方式的强电介质存储器的构成 进行说明。 如图20所示，在第四实施方式的强电介质存储器中，与上述第三实 施方式的强电介质存储器不同，，设有计数器电路部42c，以便和各存储器 单元块21a对应，另外，该计数器电路部42c是本发明的“第二次数检测 机构”的一例。该计数器电路部42c是为了检测每个存储器单元块21a的 存取次数而设置的。再有，计数器电路部42c构成为：每当针对所对应的 存储器单元块21a的存取动作进行一次，就加+1。还有，在第四实施方 式中，没有设置锁存电路部22b(参照图18)，并且行译码器42由一个行 译码电路部22a和4个计数器电路部42c构成。第四实施方式的强电介质 存储器的上述以外的构成，与上述第三实施方式的强电介质存储器的构成 相同。 接着，参照图20，对第四实施方式的强电介质存储器的动作进行说明。 在第四实施方式的强电介质存储器中，由计数器24检测针对全部存储器 单元40(参照图17)的存取次数，并且由计数器电路部42c检测每个存 储器单元块21a的存取次数。而且，在计数器电路部42c中，每当针对所 对应的存储器单元块21a的存取动作进行一次，存取次数的计数值就加+ 1。 而且，根据计数器24检测出针对全部存储器单元40的存取次数已经 达到规定次数的情况，计数器24向刷新控制电路23输出信号。并且，刷 新控制电路23根据来自计数器24的信号，向行译码器42输出用于使刷 新动作开始的控制信号。此时，在第四实施方式中，刷新控制电路23根 据由计数器电路部42c检测出的每个存储器单元块21a的存取次数，向行 译码电路部22a输出用于选择进行刷新动作的字线WL的行地址。即，刷 新控制电路23在由计数器电路部42c检测出的存取次数小于规定次数 (Nb)的情况下，不向行译码电路部22a输出与该计数器电路部42c对应 的存储器单元块21a所包含的字线WL的行地址。另一方面，刷新控制电 路23在由计数器电路部42c检测出的存取次数为规定次数(Nb)以上的 情况下，向行译码电路部22a输出与该计数器电路部42c对应的存储器单 元块21a所包含的字线WL的行地址。由此，对存取次数小于规定次数(Nb) 的存储器单元块21a的存储器单元40不进行刷新动作，并且对存取次数 在规定次数(Nb)以上的存储器单元块21a的存储器单元40可以进行刷 新动作。第四实施方式的强电介质存储器的上述以外的动作与上述第三实 施方式的强电介质存储器的动作相同。 在第四实施方式中，如上所述，通过构成为：设置检测每个存储器单 元块21a的存取次数的计数器电路部42c，并且刷新控制电路23根据由计 数器电路部42c检测出针对所对应的存储器单元块21a的存取次数已经达 到规定次数(Nb)的情况，对与该计数器电路部42c对应的存储器单元块 21a所包含的全部存储器单元40进行重新写入，从而可以仅对存取次数达 到规定次数(Nb)而需要进行刷新动作的存储器单元块21a内的存储器单 元40进行重新写入。由此，与在刷新动作时对存储器单元阵列21的全部 存储器单元40依次进行重新写入的情况相比，可以减少已经进行过重新 写入(刷新)的存储器单元40受到其他存储器单元40的刷新动作引起的 干扰的次数。由此，可以减少刷新时存储器单元40受到的干扰的次数。 再有，在第四实施方式中，通过构成为：刷新控制电路23根据计数 器24检测出针对存储器单元阵列21所包含的全部存储器单元40的存取 次数的总计达到规定次数的情况，进行重新写入，从而与检测针对各存储 器单元块21a的存取次数，按照针对各存储器单元块21a的规定存取次数 进行刷新动作的情况不同，可以按照一定的存取次数定期地进行刷新动 作。由此，可以在刷新动作时按照一定的存取次数定期地进行使通常存取 动作暂时待机等控制，因此可以简化强电介质存储器的控制。 (第五实施方式) 接着，参照图21及图22，对本发明第五实施方式的强电介质存储器 的构成进行说明。 如图21及图22所示，本发明第五实施方式的强电介质存储器与上述 第三实施方式的强电介质存储器不同，锁存电路部52b按照每条字线WL 设置。因此，因为各存储器单元块21a包含8条字线WL，故每个存储器 单元块21a设有8个锁存电路部52b。另外，该锁存电路部52b是本发明 的“第一保持机构”的一例。再有，锁存电路部52b具有保持每条字线 WL的存取动作的有无的功能。具体是，该锁存电路部52b构成为：在有 经由所对应的字线WL的存取动作的情况下保持H电平的数据，在没有经 由所对应的字线WL的存取动作的情况下保持L电平的数据。 再有，第五实施方式的强电介质存储器具有用于检测每个存储器单元 块21a的存取次数的计数器电路部52d。另外，该计数器电路部52d是本 发明的“第二次数检测机构”的一例。该计数器电路部52d按每个存储器 单元块21a设置。进而，计数器电路部52d构成为：每当针对所对应的存 储器单元块21a的存取动作进行一次，就加+1。还有，在第五实施方式 中，行译码器52由一个行译码电路部22a、32个锁存电路部52b和4个 计数器电路部52d构成。第五实施方式的强电介质存储器的上述以外的构 成，与上述第三实施方式的强电介质存储器的构成相同。 接着，参照图21及图22，对本发明第五实施方式的强电介质存储器 的动作进行说明。在第五实施方式的强电介质存储器中，若经由各字线 WL(参照图22)进行针对存储器单元40的存取动作，则与该字线WL 对应的锁存电路部52b保持的数据变为H电平。再有，每当经由各字线 WL，针对存储器单元40的存取动作进行一次，在该字线WL所属的存储 器单元块21a所对应的计数器电路部52d中存取次数的计数值就加+1。 而且，在第五实施方式中，在由计数器电路部52d检测出针对存储器 单元块21a的存取次数达到规定次数(Nc)时，在由与该存储器单元块 21a对应的8个锁存电路部52b保持H电平数据的情况下，使该8个锁存 电路部52b保持的数据变化为L电平后固定。再有，在由计数器电路部 52d检测出针对存储器单元块21a的存取次数达到规定次数(Nc)时，在 由与该存储器单元块21a对应的8个锁存电路部52b中存在保持L电平数 据的锁存电路部52b和保持H电平数据的锁存电路部52b的情况下，使该 8个锁存电路部52b保持的数据变化为H电平后固定。 并且，根据计数器24检测出针对全部存储器单元40的存取次数已经 达到规定次数的情况，计数器24向刷新控制电路23输出信号。并且，刷 新控制电路23根据来自计数器24的信号，向行译码器42输出用于使刷 新动作开始的控制信号。此时，在第五实施方式中，刷新控制电路23根 据锁存电路部52b所保持的数据，向行译码电路部22a输出用于选择进行 刷新动作的字线WL的行地址。即，刷新控制电路23在与规定的存储器 单元块21a对应的8个锁存电路部52b所保持的数据为H电平的情况下， 向行译码电路部22a输出该存储器单元块21a所包含的全部字线WL的行 地址。另一方面，刷新控制电路23在与规定的存储器单元块21a对应的8 个锁存电路部52b所保持的数据全部为L电平的情况下，不向行译码电路 部22a输出该存储器单元块21a所包含的全部字线WL的行地址。由此， 在经由存储器单元块21a所包含的8条字线WL有存取动作的情况下、和 经由8条字线WL完全没有存取动作的情况下对该存储器单元块21a所包 含的全部存储器单元40不进行刷新动作。 另一方面，在存储器单元块21a所包含的8条字线WL内存在有存取 动作的字线WL和没有存取动作的字线WL的情况下，对该存储器单元块 21a所包含的全部存储器单元40进行刷新动作。另外，在经由存储器单元 块21a所包含的8条字线WL有存取动作的情况下对该存储器单元块21a 所包含的全部存储器单元40不进行刷新动作的理由如下。即，由于考虑 在经由8条字线WL有存取动作的存储器单元块21a中可以比较均等地进 行存取动作，故认为干扰所引起的影响比较小。第五实施方式的强电介质 存储器的上述以外的动作与上述第三实施方式的强电介质存储器的动作 相同。 在第五实施方式中，如上所述，通过构成为：设置保持每条字线WL 的存取动作的有无的锁存电路部52b，并且刷新控制电路23根据由锁存电 路部52b保持着有针对所对应的存储器单元块21a的存取动作的情况，对 与该锁存电路部52b对应的存储器单元块21a所包含的存储器单元40进 行重新写入，从而可以仅对有存取动作的存储器单元块21a内的存储器单 元40进行重新写入。由此，与在刷新动作时对存储器单元阵列21的全部 存储器单元40依次进行重新写入的情况相比，可以减少已经进行过重新 写入(刷新)的存储器单眼40受到其他存储器单元40的刷新动作引起的 干扰的次数。由此，可以减少刷新时存储器单元40受到的干扰的次数。 再有，在第五实施方式中，通过构成为：刷新控制电路23根据计数 器24检测出针对存储器单元阵列21所包含的全部存储器单元40的存取 次数的总计达到规定次数的情况，进行重新写入，从而与检测针对各存储 器单元块21a的存取次数，按照针对各存储器单元块21a的规定存取次数 进行刷新动作的情况不同，可以按照一定的存取次数定期地进行刷新动 作。由此，可以在刷新动作时按照一定的存取次数定期地进行使通常存取 动作暂时待机等控制，因此可以简化强电介质存储器的控制。 还有，在第五实施方式中，在由计数器电路部52d检测出针对所对应 的存储器单元块21a的存取次数已经达到规定次数(Nc)时，在由与该存 储器单元块21a对应的8个锁存电路部52b保持H电平数据的情况下，使 该8个锁存电路部52b保持的数据变化为L电平后固定，从而可以不从刷 新控制电路23向行译码电路部22a输出该存储器单元块21a所包含的全 部字线WL的行地址。由此，在经由8条字线WL有存取动作而比较均等 地对存储器单元40进行存取动作的存储器单元块21a中，可以不进行重 新写入(刷新)。因此，在刷新动作时，在通过对存储器单元40比较均等 地进行存取动作而认为干扰的影响小的存储器单元块21a的存储器单元40 中，可以不进行重新写入。由此，由于可以减少进行刷新动作引起的重新 写入的次数，故可以减少刷新动作时存储器单元40受到的干扰的次数。 (第六实施方式) 接着，参照图23-图26，对本发明第六实施方式的强电介质存储器 的构成进行说明。 如图23所示，第六实施方式的强电介质存储器备有：存储器单元阵 列71；行译码器72；刷新控制电路73；电源接通检测部74；计数器75； 包括存取检测部76及状态机电路77的时钟生成电路78；行地址缓冲器 79；列地址缓冲器80；写入放大器81；读出放大器82；输入缓冲器83； 输出缓冲器84；列译码器85；字线源驱动器86；电压生成电路87；感测 放大器88；位线源驱动器89。另外，刷新控制电路73是本发明的“刷新 机构”的一例，电源接通检测部74是本发明的“电源接通检测机构”的 一例。再有，计数器75是本发明的“第一次数检测机构”的一例。 存储器单元阵列71中配置为多条字线WL与多条位线BL交叉，并且 在各交叉位置上配置有强电介质电容器90。再有，强电介质电容器90包 括配置于字线WL与位线BL之间的强电介质膜(未图示)。而且，由两个 强电介质电容器90构成一个存储器单元91。进而，如图24所示，存储器 单元阵列71由四个存储器单元块71a构成。如图25所示，各存储器单元 块71a包含8条字线WL、连接于各字线WL的多个存储器单元91(参照 图23)。 再有，向各存储器单元块71a及各字线WL分别分配规定的行地址。 具体是，如图25所示，向各存储器单元块71a分配以(X4，X3)表示的 行地址，并且向各字线WL分配以(X2，X1，X0)表示的行地址。由此， 各存储器单元块71a所包含的各字线WL的行地址用(X4，X3，X2，X1， X0)表示。另外，四个存储器单元块21a的(X4，X3)的行地址分别由 (0，0)、(0，1)、(1，0)及(1，1)的行地址来表示。再有，8条字线 WL的(X2，X1，X0)的行地址分别由(0，0，0)、(0，0，1)、(0，1， 0)、(0，1，1)、(1，0，0)、(1，0，1)、(1，1，0)及(1，1，1)的行 地址来表示。 进而，如图23所示，字线WL上连接有行译码器72。如图24所示， 该行译码器72由连接于字线WL(参照图23)的行译码电路部72a与4 个锁存电路部72b构成。另外，该锁存电路部72b是本发明的“第一保持 机构”的一例。 在此，在第六实施方式中，锁存电路部72b分别设置为与各存储器单 元块71a对应。再有，锁存电路部72b具有保持每个存储器单元块71a的 读出动作或写入动作(以下称为存取动作)的有无。具体是，锁存电路部 72b构成为：在针对所对应的存储器单元块71a的存取动作存在的情况下， 保持H电平的数据，而在没有针对所对应的存储器单元块71a的存取动作 的情况下保持L电平的数据。进而，行译码器72上连接着用于控制针对 存储器单元91的刷新动作的刷新控制电路73，并且刷新控制电路73上连 接着电源接通检测部74和时钟生成电路78的计数器75。 再有，第六实施方式的电源接通检测部74构成为：通过检测电源的 接通，从而向刷新控制电路73输出用于驱动刷新控制电路73的触发信号 TRG。具体是，如图26所示，电源接通检测部74由：4个p沟道晶体管 92-95、4个n沟道晶体管96-99、电容器100、反相电路101、延迟电 路102和NAND电路103构成。向p沟道晶体管92的源极供给电源电压 Vcc，并且漏极连接n沟道晶体管96的漏极。p沟道晶体管92的漏极与n 沟道晶体管96的漏极之间的节点N1上连接着电容器100的一个电极。该 电容器100的另一个电极接地。再有，节点N1上连接着p沟道晶体管93 的漏极和n沟道晶体管97的栅极。进而，向p沟道晶体管93的源极供给 电源电压Vcc。还有，n沟道晶体管97的源极接地。 并且，p沟道晶体管92的栅极与漏极连接，该p沟道晶体管92的栅 极和漏极上连接着p沟道晶体管94的栅极。再有，向p沟道晶体管94的 源极供给电源电压Vcc，并且漏极连接p沟道晶体管95的源极。该p沟 道晶体管94的漏极与p沟道晶体管95的源极之间的节点N2上连接着p 沟道晶体管93的栅极、n沟道晶体管97的漏极及反相电路101的输入侧。 进而，p沟道晶体管95的漏极上连接着n沟道晶体管98及99的漏极。还 有，n沟道晶体管98的栅极与漏极连接。进一步，n沟道晶体管96、98 及99的源极分别接地。 再有，构成为：作为H电平侧的电压，向反相电路101供给电源电压 Vcc。该反相电路101在电源接通时，在所供给的电源电压Vcc上升到规 定的电压后驱动。因此，在电源接通之后所供给的电源电压Vcc比规定电 压还小的期间内由于反相电路101未被驱动，故不输出对输入信号进行过 反相的信号。进而，反相电路101的输出侧连接着延迟电路102。该延迟 电路102构成为：使输入信号延迟规定期间，且输出反相后的信号。还有， 延迟电路102与上述反相电路101同样，构成为：将电源电压Vcc作为H 电平侧的电压供给。由此，延迟电路102由于在电源接通之后所供给的电 源电压Vcc比规定电压还小的期间内未被驱动，故不输出对输入信号进行 过反相的信号。再有，反相电路101与延迟电路102之间的节点N3上连 接着p沟道晶体管95的栅极、n沟道晶体管99的栅极和NAND电路103 的一个输入端子。进一步，向NAND电路103的另一个输入端子供给延 迟电路102的输出。还有，构成为：从NAND电路103输出用于驱动刷 新控制电路73(参照图23)的触发信号TRG。进而，NAND电路103与 上述反相电路101同样，构成为：将电源电压Vcc作为H电平侧的电压供 给。由此，NAND电路103在电源接通之后所供给的电源电压Vcc比规定 电压还小的期间内未被驱动，故在此期间输出L电平的信号。 还有，计数器75(参照图24)构成为：检测针对存储器单元阵列71 所包含的全部存储器单元91(参照图23)的存取次数(读出、重新写入 动作及写入动作的次数)，并且在存取次数达到规定次数的情况下，向刷 新控制电路73输出规定的信号。进而，刷新控制电路73构成为：在电源 接通时从电源接通检测部74输入了触发信号TRG的情况，及针对全部存 储器单元91的存取次数达到规定次数时从计数器75输入了规定信号的情 况下，向行译码器72输出用于使刷新动作开始的控制信号。再有，时钟 生成电路78(参照图23)的存取检测部76是为了检测针对存储器单元91 的存取动作而设置的。进一步，计数器75构成为：接收由存取检测部76 检测出针对存储器单元91的存取动作的情况，将存取次数的计数值加1。 进而，如图23所示，计数器75与行地址缓冲器79、列地址缓冲器 80、写入放大器81及读出放大器82连接。写入放大器81及读出放大器 82分别连接有输入缓冲器83及输出缓冲器84。进一步，行地址缓冲器79 及列地址缓冲器80分别连接行译码器72及列译码器84。再有，行译码器 72上连接着字线源驱动器86，并且字线源驱动器86上连接着电压生成电 路87及时钟生成电路78的状态机电路77。还有，存储器单元阵列71的 位线BL上经由感测放大器88而连接着列译码器85。再有，感测放大器 88连接读出放大器82及位线源驱动器89，并且位线源驱动器89上连接 着电压生成电路87及状态机电路77。 接着，参照图23-图27，对本发明第六实施方式的强电介质存储器 的动作进行说明。 在使用第六实施方式的强电介质存储器时，首先通过接通电源而使电 源上升。在该第六实施方式中，进行针对全部存储器单元91(参照图23) 的刷新动作。具体是，如图27所示，电源接通检测部74(参照图26)的 电源电压Vcc、节点N1-N3的电压及触发信号TRG的电压在开始接通电 源之前的初始状态下，变为0V。而且，在电源接通时，电源电压Vcc的 电位从0V逐渐上升到设定电位。由此，节点N1(参照图26)的电位经 由p沟道晶体管92，从0V开始逐渐上升，节点N2的电位经由p沟道晶 体管而逐渐上升。此时，此时，通过使与节点N1相连的电容器100充电，， 从而节点N1的电位与节点N2的电位相比上升得比较缓慢。再有，此时 在所供给的电源电压Vcc达到规定的电压之前反相电路101、延迟电路102 及NAND电路103全部未被驱动，因此节点N3的电位及触发信号TRG 保持Vss(0V:L电平)，直到电源电压Vcc达到规定电压为止。 接下来，通过使提供给反相电路101、延迟电路102及NAND电路 103的电源电压Vcc达到规定的电压，从而驱动反相电路101、延迟电路 102及NAND电路103。此时，节点N2的电位比反相电路101的逻辑阈 值电压还高。由此，由于不从反相电路101输出将输入信号反转后的Vss (0V:L电平)，故节点N3电位保持Vss(0V:L电平)。因此，从节点N3 直接输入NAND电路103的一方输入信号的电压保持Vss(0V:L电平)。 再有，经由延迟电路102而从节点N3输入NAND电路103的另一输入信 号的电压上升到Vcc的设定电压(H电平)。由此，从NAND电路103输 出的触发信号TRG上升到Vcc的设定电压(H电平)。 接着，若节点N1的电位上升到n沟道晶体管97的阈值电压，则n沟 道晶体管97为导通状态。由此，经由n沟道晶体管97，节点N2的电位 下降到Vss(0V:L电平)。因此，通过反转反相电路101的输出，从而反 相电路101的输出上升到Vcc的设定电位(H电平)。由此，节点N3的电 位上升到Vcc的设定电压(H电平)，因此从节点N3直接输入NAND电 路103的一方输入信号的电压从Vss(0V:L电平)上升到Vcc的设定电压 (H电平)。再有，经由延迟电路102而从节点N3输入到NAND电路103 的另一输入信号的电压从节点N3的电位向Vcc的设定电压(H电平)上 升的时刻开始延迟规定的期间，然后从Vcc的设定电压(H电平)向Vss (0V:L电平)下降。因此，经由延迟电路102而从节点N3输入到NAND 电路103的输入信号的电压从节点N3的电位向Vcc的设定电压(H电平) 上升的时刻开始，在规定期间内保持Vcc的设定电压(H电平)。由此， 从NAND电路103输出的触发信号TRG伴随于节点N3的电位向Vcc的 设定电位(H电平)上升而降低到Vss(0V:L电平)后，在规定期间内保 持Vss(0V:L电平)。而且，之后触发信号TRG上升到Vcc的设定电压(H 电平)。 若从NAND电路103向刷新控制电路73(参照图24)输入Vss(0V:L 电平)的触发信号TRG，则刷新控制电路73向行译码器72输出用于使针 对全部存储器单元91(参照图23)的刷新动作开始的控制信号。此时， 刷新控制电路73依次向行译码电路部72a输出全部的行地址(0，0，0， 0)～(1，1，1，1)。由此，对存储器单元阵列71内的全部存储器单元 91依次进行刷新动作。 刷新动作通过对存储器单元91进行读出及重新写入而进行。具体是， 选择输入到行译码电路部72a的行地址所对应的字线WL。而且，所选择 的字线WL(以下称为选择字线WL)相连的多个存吹求单元91的数据经 由位线BL，而被感测放大器81一并读出，并且该数据由感测放大器81 放大。然后对数据被读出的存储器单元91重新写入由感测放大器81读出 的数据。如上所述，在电源接通时，存吹求单元阵列71内的全部存储器 单元91被依次刷新。 再有，在第六实施方式中，电源接通时通过复位计数器75(参照图 24)，从而将计数器75的计数值设为“0”。还有，通过将与各存储器单元 块71a对应的锁存电路部72b也全部复位，从而使全部锁存电路部71a为 保持L电平数据的状态(复位状态)。接着，开始针对存储器单元91(参 照图23)的存取动作。此时，针对全部存储器单元91的存取动作由存取 检测部76来检测。而且，每当存取检测部76检测出一次存取动作，计数 器75的计数值就加+1。由此，由计数器75来检测针对存储器单元阵列 71内的全部存储器单元91的存取次数。 在针对存储器单元91的存取动作为读出及重新写入动作时，由行译 码器72来选择从强电介质存储器外部输入的行地址所对应的字线WL(参 照图23)。由此，与选择字线WL相连的多个存储器单元91的数据经由位 线BL而被感测放大器88一并读出，并且该数据被感测放大器8放大。而 且，被感测放大器88放大的数据经由读出放大器82及输出缓冲器84而 被读出到强电介质存储器的外部。容纳后，对被读出了数据的存储器单元 91重新写入由感测放大器88读出的数据。另一方面，在针对存储器单元 91的存取动作为写入动作的情况下，与上述读出动作时同样，由感测放大 器88读出与选择字线WL相连的多个存储器单元91的数据后，将该读出 的数据改写为从强电介质存储器外部输入的数据。然后从感测放大器88 将该改写后的数据写入存储器单元91。 另外，在上述读出动作后的重新写入动作、写入动作中，对与选择字 线WL对应的存储器单元块71a内的选择字线WL以外的字线WL(以下 称为非选择WL)连接的存储器单元91施加规定的电压(1/2Vcc或1/3Vcc 等)。由此，在与选择字线WL所对应的存储器单元块71a内的非选择字 线WL相连的存储器单元91中，由于强电介质电容器90的极化量减少， 故产生干扰。在上述的存取动作中，与存在存取动作的存储器单元块71a 对应的锁存电路部72b为保持H电平数据的状态，而与无存取动作的存储 器单元块71a对应的锁存电路部72b中保持L电平数据。 接着，在第六实施方式中，计数器75若检测出针对全部存储器单元 91的存取次数达到规定次数，则将规定的信号输出到刷新控制电路73。 接受该来自计数器75的信号，刷新控制电路73向行译码器72输出使刷 新动作开始用的控制信号。此时，在第六实施方式中，刷新控制电路73 将用于根据锁存电路部72b所保持的数据而选择进行刷新动作的字线WL 的行地址输出到行译码电路部72a。即，刷新控制电路73在锁存电路部 72b保持有H电平数据的情况下，将与该锁存电路部72b对应的存储器单 元块71a所含的字线WL的行地址输出到行译码电路部72a，另一方面在 锁存电路部72b保持有L电平数据的情况下，不将与该锁存电路部72b对 应的存储器单元块71a所含的字线WL的行地址输出到行译码电路部72a。 例如，在图25所示的存储器单元阵列71中，设为有针对(0，0)、(1， 0)及(1，1)的行地址的存储器单元块71a的存取动作，而没有针对(0， 1)的行地址的存储器单元块71a的存取动作。此时，(0，0)、(1，0)及 (1，1)的行地址的存储器单元块71a所对应的锁存电路部72b(参照图 24)中保持H电平的数据，而在(0，1)的行地址的存储器单元块71a所 对应的锁存电路部72b(参照图24)中保持L电平的数据。该情况下，刷 新控制电路73(参照图24)向行译码电路部72a依次输出与(0，0)的 行地址的存储器单元块71a所包含的字线WL对应的(0，0，0，0，0)～ (0，0，1，1，1)的行地址后，不输出与(0，1)的行地址的存储器单 元块71a所包含的字线WL对应的(0，1，0，0，0)～(0，1，1，1，1) 的行地址。因此，刷新控制电路73输出(0，0，1，1，1)的行地址后， 依次输出与(1，0)及(1，1)的行地址的存储器单元块71a所包含的字 线WL对应的(1，0，0，0，0)～(1，0，1，1，1)及(1，1，0，0， 0)～(1，1，1，1，1)的行地址。 而且，如上所述，按照输出到行译码电路部72a(参照图24)的行地 址的顺序，由行译码电路部72a选择字线WL，并且由感测放大器88读出 并放大与所选择的各字线WL连接的存储器单元91的数据。然后，将与 由感测放大器88读出的数据相同的数据重新写入原来的存储器单元91。 因此，在与从刷新控制电路73向行译码电路部72a输出的(0，0，0，0， 0)～(0，0，1，1，1)、(1，0，0，0，0)～(1，0，1，1，1)及(1， 1，0，0，0)～(1，1，1，1，1)的行地址的字线WL相连的存储器单 元91中进行重新写入，而在与从刷新控制电路73未向行译码电路部72a 输出的(0，1，0，0，0)～(0，1，1，1，1)的8个行地址的字线WL 相连的存储器单元91中不进行重新写入。由此，在有存取动作的(0，0)、 (1，0)及(1，1)的行地址的存储器单元块71a所包含的全部存储器单 元91中进行读出及重新写入，而在没有存取动作的(0，1)的行地址的 存储器单元块71a所包含的全部存储器单元91中不进行读出及重新写入。 如上所述，进行针对规定次数的存取动作后的存储器单元91的刷新动作。 另外，在刷新动作的读出及重新写入之际，由于向与选择字线WL对 应的存储器单元块71a内的非选择字线WL所连接的存储器单元91施加 规定的电压(1/2Vcc或1/3Vcc等)，故由于强电介质电容器90的极化量 减少而产生干扰。而且，规定次数的存取动作后的刷新动作结束后与电源 接通时同样，通过复位计数器75而使计数值变为“0”，通过使各锁存电 路部72b全部复位而使全部锁存电路部72b成为保持L电平数据的状态。 然后反复进行上述动作。 在第六实施方式中，如上所述，在电源接通时由刷新控制电路73对 全部存储器单元91进行读出及重新写入，从而在每次接通电源时可以对 全部存储器单元91进行刷新动作。由此，即使在达到规定次数之前断开 电源后，重复接通电源的动作的情况下也可以抑制由于断开电源为止的存 取动作而产生的干扰在存储器单元91中累积的现象。其结果是可以抑制 由于累积的干扰所导致的存储器单元91的数据消失的现象。 再有，在第六实施方式中，除了接通电源时，根据由计数器75检测 出针对存储器单元阵列71所包含的全部存储器单元91的存取次数的总计 达到规定次数，对存储器单元91进行读出及重新写入，从而可以更可靠 地抑制干扰所导致的存储器单元91的数据消失。 还有，在第六实施方式中，通过构成为：设置保持每个存储器单元块 71a的存取动作的有无之锁存电路电路部72b，并且刷新控制电路根据锁 存电路部72b保持针对所对应的存储器单元块71a的存取动作存在的情况 (H电平的数据)，对与该锁存电路部72b对应的存储器单元块71a所包 含的存储器单元91进行重新写入，从而可以仅对有存取动作的存储器单 元块71a内的存储器单元91进行重新写入。由此，与在刷新动作时对存 储器单元阵列71所包含的全部存储器单元91依次进行重新写入的情况相 比，可以减少已经进行过重新写入(刷新)的存储器单元91受到其他存 储器单元91的刷新动作引起的干扰的次数。由此，可以减少刷新时存储 器单元91受到的干扰的次数。 再有，在第六实施方式中，通过构成为：刷新控制电路73根据计数 器75检测出针对存储器单元阵列71所包含的全部存储器单元91的存取 次数的总计达到规定次数而进行读出及重新写入，从而与检测针对各存储 器单元块71a的存取次数，按照针对各存储器单元块71a的规定存取次数 进行刷新动作的情况不同，可以按照一定的存取次数定期地进行刷新动 作。由此，可以在刷新动作时按照一定的存取次数定期地进行使通常存取 动作暂时待机等控制，因此可以简化强电介质存储器的控制。 (第七实施方式) 接着，参照图28，对本发明第七实施方式的强电介质存储器的构成进 行说明。 在第七实施方式的强电介质存储器中，如图28所示，与上述第六实 施方式不同，以与各存储器单元块71a对应的方式设置计数器电路部112c。 另外，该计数器电路部112c是本发明的“第二次数检测机构”的一例。 该计数器电路部112c是为了检测每个存储器单元块71a的存取次数而设 置的。再有，计数器电路部112c构成为：每当针对所对应的存储器单元 块71a的存取动作进行一次，就加+1。还有，在第七实施方式中，没有 设置锁存电路部72b(参照图24)，并且行译码器112由一个行译码电路 部72a和4个计数器电路部112c构成。第七实施方式的强电介质存储器 的上述以外的构成，与上述第六实施方式的强电介质存储器的构成相同。 接着，参照图28，对第七实施方式的强电介质存储器的动作进行说明。 在第七实施方式的强电介质存储器中，与上述第六实施方式的强电介质存 储器同样，在电源接通时对全部存储器单元91(参照图23)进行刷新动 作(读出及重新写入)。再有，在第七实施方式的强电介质存储器中，由 计数器75检测针对全部存储器单元91的存取次数，并且由计数器电路部 112c检测每个存储器单元块71a的存取次数。而且，在计数器电路部112c 中，每当针对所对应的存储器单元块71a的存取动作进行一次，存取次数 的计数值就加+1。 而且，根据计数器75检测出针对全部存储器单元91的存取次数已经 达到规定次数的情况，计数器75向刷新控制电路73输出规定的信号。并 且，刷新控制电路73根据来自计数器75的信号，向行译码器112输出用 于使刷新动作开始的控制信号。此时，在第七实施方式中，刷新控制电路 73根据由计数器电路部112c检测出的每个存储器单元块71a的存取次数， 向行译码电路部72a输出用于选择进行刷新动作的字线WL的行地址。即， 刷新控制电路73在由计数器电路部112c检测出的存取次数小于规定次数 (Nb)的情况下，不向行译码电路部72a输出与该计数器电路部112c对 应的存储器单元块71a所包含的字线WL的行地址。另一方面，刷新控制 电路73在由计数器电路部112c检测出的存取次数为规定次数(Nb)以上 的情况下，向行译码电路部72a输出与该计数器电路部112c对应的存储 器单元块71a所包含的字线WL的行地址。由此，对存取次数小于规定次 数(Nb)的存储器单元块71a的存储器单元91不进行刷新动作，并且对 存取次数在规定次数(Nb)以上的存储器单元块71a的存储器单元91可 以进行刷新动作。第七实施方式的强电介质存储器的上述以外的动作与上 述第六实施方式的强电介质存储器的动作相同。 在第七实施方式中，如上所述，在电源的接通时通过由刷新控制电路 73对全部存储器单元91进行读出及重新写入，从而每当接通电源就可以 对全部存储器单元91进行刷新动作。由此，即使在反复进行电源的接通 与切断的情况下，也可以抑制由于断开电源为止的存取动作而产生的干扰 在存储器单元91中累积的现象，因此可以抑制由于累积的干扰所导致的 存储器单元91的数据消失的现象。 再有，在第七实施方式中，通过构成为：设置检测每个存储器单元块 71a的存取次数的计数器电路部112c，并且刷新控制电路73根据由计数 器电路部112c检测出针对所对应的存储器单元块71a的存取次数已经达 到规定次数(Nb)的情况，对与该计数器电路部112c对应的存储器单元 块71a所包含的全部存储器单元91进行重新写入，从而可以仅对存取次 数达到规定次数(Nb)而需要进行刷新动作的存储器单元块71a内的存储 器单元91进行重新写入。由此，与在刷新动作时对存储器单元阵列71的 全部存储器单元91依次进行重新写入的情况相比，可以减少已经进行过 重新写入(刷新)的存储器单元91受到其他存储器单元91的刷新动作引 起的干扰的次数。由此，可以减少刷新时存储器单元91受到的干扰的次 数。 第七实施方式的上述以外的效果与上述第六实施方式相同。 (第八实施方式) 接着，参照图29及图30，对本发明第八实施方式的强电介质存储器 的构成进行说明。 如图29及图30所示，本发明第八实施方式的强电介质存储器与上述 第六实施方式的强电介质存储器不同，锁存电路部122b按照每条字线WL 设置。因此，因为各存储器单元块71a包含8条字线WL，故每个存储器 单元块71a设有8个锁存电路部122b。另外，该锁存电路部122b是本发 明的“第一保持机构”的一例。再有，锁存电路部122b具有保持每条字 线WL的存取动作的有无的功能。具体是，该锁存电路部122b构成为： 在有经由所对应的字线WL的存取动作的情况下保持H电平的数据，在没 有经由所对应的字线WL的存取动作的情况下保持L电平的数据。 再有，第八实施方式的强电介质存储器具有用于检测每个存储器单元 块71a的存取次数的计数器电路部122d。另外，该计数器电路部122d是 本发明的“第二次数检测机构”的一例。该计数器电路部122d按每个存 储器单元块71a设置。进而，计数器电路部122d构成为：每当针对所对 应的存储器单元块71a的存取动作进行一次，就加+1。还有，行译码器 52由一个行译码电路部72a、32个锁存电路部122b和4个计数器电路部 122d构成。第八实施方式的强电介质存储器的上述以外的构成，与上述第 六实施方式的强电介质存储器的构成相同。 接着，参照图29及图30，对本发明第八实施方式的强电介质存储器 的动作进行说明。在第八实施方式的强电介质存储器中，与上述第六实施 方式的强电介质存储器同样，在电源接通时对全部存储器单元91(参照图 30)进行刷新动作(读出及重新写入)。再有，在第八实施方式中，若经 由各字线WL进行针对存储器单元91的存取动作，则与该字线WL对应 的锁存电路部122b保持的数据变为H电平。再有，每当经由各字线WL， 针对存储器单元91的存取动作进行一次，在该字线WL所属的存储器单 元块71a所对应的计数器电路部122d中存取次数的计数值就加+1。 而且，在第八实施方式中，在由计数器电路部122d检测出针对存储 器单元块71a的存取次数达到规定次数(Nc)时，在由与该存储器单元块 71a对应的8个锁存电路部122b保持H电平数据的情况下，使该8个锁 存电路部122b保持的数据变化为L电平后固定。再有，在由计数器电路 部122d检测出针对存储器单元块71a的存取次数达到规定次数(Nc)时， 在由与该存储器单元块71a对应的8个锁存电路部122b中存在保持L电 平数据的锁存电路部122b和保持H电平数据的锁存电路部122b的情况 下，使该8个锁存电路部122b保持的数据变化为H电平后固定。 并且，根据计数器75检测出针对全部存储器单元91的存取次数已经 达到规定次数的情况，计数器75向刷新控制电路73输出信号。并且，刷 新控制电路73根据来自计数器75的信号，向行译码器122输出用于使刷 新动作开始的控制信号。此时，在第八实施方式中，刷新控制电路73根 据锁存电路部122b所保持的数据，向行译码电路部72a输出用于选择进 行刷新动作的字线WL的行地址。即，刷新控制电路73在与规定的存储 器单元块71a对应的8个锁存电路部122b所保持的数据为H电平的情况 下，向行译码电路部72a输出该存储器单元块71a所包含的全部字线WL 的行地址。另一方面，刷新控制电路73在与规定的存储器单元块71a对 应的8个锁存电路部122b所保持的数据全部为L电平的情况下，不向行 译码电路部72a输出该存储器单元块71a所包含的全部字线WL的行地址。 由此，在经由存储器单元块71a所包含的8条字线WL有存取动作的情况 下、和经由8条字线WL完全没有存取动作的情况下对该存储器单元块71a 所包含的全部存储器单元91不进行刷新动作。 另一方面，在存储器单元块71a所包含的8条字线WL内存在有存取 动作的字线WL和没有存取动作的字线WL的情况下，对该存储器单元块 71a所包含的全部存储器单元91进行刷新动作。另外，在经由存储器单元 块71a所包含的8条字线WL有存取动作的情况下对该存储器单元块71a 所包含的全部存储器单元91不进行刷新动作的理由如下。即，由于考虑 在经由8条字线WL有存取动作的存储器单元块71a中可以比较均等地进 行存取动作，故认为干扰所引起的影响比较小。第八实施方式的强电介质 存储器的上述以外的动作与上述第六实施方式的强电介质存储器的动作 相同。 在第八实施方式中，如上所述，在电源的接通时通过由刷新控制电路 73对全部存储器单元91进行读出及重新写入，从而每当接通电源就可以 对全部存储器单元91进行刷新动作。由此，即使在达到规定次数之前断 开电源后又反复进行接通电源的动作的情况下，也可以抑制由于断开电源 为止的存取动作而产生的干扰在存储器单元91中累积的现象。其结果是 可以抑制由于累积的干扰所导致的存储器单元91的数据消失的现象。 再有，在第八实施方式中，在由计数器电路部122d检测出针对所对 应的存储器单元块71a的存取次数已经达到规定次数(Nc)时，在由与该 存储器单元块71a对应的8个锁存电路部122b保持H电平数据的情况下， 使该8个锁存电路部122b保持的数据变化为L电平后固定，从而可以不 从刷新控制电路73向行译码电路部72a输出该存储器单元块21a所包含 的全部字线WL的行地址。由此，在经由8条字线WL有存取动作而比较 均等地对存储器单元91进行存取动作的存储器单元块71a中，可以不进 行重新写入(刷新)。因此，在刷新动作时，在通过对存储器单元91比较 均等地进行存取动作而认为干扰的影响小的存储器单元块71a的存储器单 元91中，可以不进行重新写入。由此，由于可以减少进行刷新动作引起 的重新写入的次数，故可以减少刷新动作时存储器单元91受到的干扰的 次数。 第八实施方式的上述以外的效果，和上述第六实施方式的效果同样。 另外，本次所公开的实施方式全部都是例示，不应认为是对本发明进 行限定的内容。本发明的范围不是由上述实施方式的说明表示，而是由技 术方案的范围来表示，进而还包括与技术方案的范围均等的含义以及范围 内的全部变更。 例如，在上述第一～第八实施方式中，对作为本发明的存储器一例的 强电介质存储器进行了说明，但本发明不限于此，也可以适用于强电介质 存储器以外的存储器。 再有，在上述第一实施方式中，由刷新控制电路来开始针对存储器单 元的刷新动作，但本发明不限于此，也可以利用刷新控制电路以外的控制 机构来开始针对存储器单元的刷新动作。例如，如图31所示，也可以取 代刷新控制电路，由设置的计数器128计数针对存储器单元阵列1的存取 次数，并且按照规定的存取次数开始针对存储器单元的刷新动作。另外， 该计数器128是本发明的“计数机构”的一例。此时，使刷新动作开始的 规定存取次数通过预先进行模拟，从而设定为不能由读出放大器9判断数 据“0”或“1”那样的残留极化良的劣化被蓄积于存储器单元为止的存取 次数。再有，如图32所示，也可以取代刷新控制电路，由设置的定时器 138计测针对存储器单元阵列1的存取时间，并且每当经过由定时器138 计测的规定存取时间，就开始刷新动作。另外，该定时器138是本发明的 “计测机构”的一例。此时，使刷新动作开始的规定存取时间预先通过进 行模拟，而设定为不能由读出放大器9判断数据“0”或“1”那样的残留 极化良的劣化被蓄积于存储器单元为止的存取次数。还有，在存储器的电 源接通或电源断开之际，必须进行针对全部存储器单元的刷新动作。 进而，在上述第一及第二实施方式中，在刷新控制电路内部设置伪单 元，但本发明不限于此，例如也可以将伪单元设置于存储器单元阵列内等 的刷新控制电路的外部。 再有，在上述第一及第二实施方式中，将开始刷新动作的定时设定为 非选择单元的残留极化量劣化了写入动作之后的残留极化量的约10％以 上的时刻，但本发明不限于此，也可以将开始刷新动作的定时设定为非选 择单元的残留极化量劣化了写入动作之后的残留极化量的约10％以外的 时刻。 进一步，在上述第三～第八实施方式中，对应于一个存储器单元块， 设置8条字线，但本发明不限于此，对应于一个存储器单元块，也可以设 置8以外的规定数的字线。 还有，在上述第五实施方式中，由计数器电路部52d检测出针对存储 器单元块21a的存取次数达到规定次数(Nc)时，根据与该存储器单元块 21a对应的锁存电路部52b保持的H电平或L电平的数据，使锁存电路部 52b保持的数据变化为H电平或L电平后进行固定，但本发明不限于此， 也可以按照每个存储器单元块21a而另外锁存电路，并且根据上述锁存电 路部52b保持的H电平或L电平的数据，使该锁存电路保持的数据变化为 H电平或L电平后进行固定。而且，在刷新控制电路23将行地址输出到 行译码电路部22a之际，也可以根据上述另外设置的锁存电路保持的数据， 决定输出到行译码电路部22a的行地址和不输出的行地址。 再有，在上述第六～第八实施方式中，构成为：通过由设置于存储器 内部的电源接通检测部来检测电源的接通，并且从该电源接通检测部向刷 新控制电路输入触发信号，从而开始刷新动作，但本发明不限于此，也可 以通过上述以外的各种结构来开始电源接通时的刷新动作。例如，也可以 构成为：由设置于存储器外部的电源接通检测部来检测电源的接通，并且 从该存储器外部的电源接通检测部向刷新控制电路输入规定信号，从而开 始刷新动作。 进而，在上述第八实施方式中，由计数器电路部122d检测出针对存 储器单元块71a的存取次数达到规定次数(Nc)时，根据与该存储器单元 块71a对应的锁存电路部122b保持的H电平或L电平的数据，使锁存电 路部122b保持的数据变化为H电平或L电平后进行固定，但本发明不限 于此，也可以按照每个存储器单元块71a而另外锁存电路，并且根据上述 锁存电路部122b保持的H电平或L电平的数据，使该锁存电路保持的数 据变化为H电平或L电平后进行固定。而且，在刷新控制电路73将行地 址输出到行译码电路部72a之际，也可以根据上述另外设置的锁存电路保 持的数据，决定输出到行译码电路部72a的行地址和不输出的行地址。