技术领域 本发明涉及存储器，尤其涉及具备用于对存储器单元进行读出及重新 写入的更新部的存储器。 背景技术 以往，在强电介质存储器中，公知：在对包含强电介质电容器的存储 器单元进行的读出动作后的重新写入动作及写入动作时，因为对所选择的 字线以外的字线上连接的存储器单元施加规定的电压，故强电介质电容器 的极化量减少，从而导致数据消失的干扰(disturb)现象。为了抑制这种 干扰，以往公知一种强电介质存储器，包括：更新部，其用于对包含强电 介质电容器的存储器单元进行重新写入；和计数器，其用于检测对存储器 单元的存取次数。这种强电介质存储器例如被公开于特开平7-73682号公 报中。 在上述特开平7-73682号公报所公开的现有的强电介质存储器中，通 过按照与由计数器检测出的对存储器单元的存取次数达到规定次数这一 情况响应的方式，由更新部对存储器单元强制性地进行重新写入，从而抑 制由于强电介质电容器的极化量的减少而引起的干扰的发生。 然而，在上述特开平7-73682号公报所公开的现有的强电介质存储器 中，在对存储器单元的存取次数达到进行更新动作用的规定次数之前下降 电源的情况下，会存在进行更新动作之前用计数器检测出的存取次数的数 据消失的情况。此时，在存取次数达到规定次数之前下降了电源后，若重 复电源上升的动作，则由于到下降电源为止的存取动作所导致的干扰被积 累于存储器单元中，故存在由所积累的干扰导致存储器单元数据消失的问 题。 发明内容 本发明正是为了解决上述问题而进行的，其目的之一在于提供一种能 够抑制由所积累的干扰而导致存储器单元的数据消失的现象的存储器。 为了达成上述目的，本发明的一个方面的存储器，包括：非易失性的 存储器单元；和用于对存储器单元进行重新写入的更新部。而且，更新部 在电源下降时，对存储器单元进行读出及重新写入。 在该一个方面的存储器中，如上所述，在电源的下降时通过由更新部 对存储器单元进行读出及重新写入，从而可以在每次下降电源时对存储器 单元进行更新动作。由此，在对存储器单元的存取次数达到规定次数之前 下降电源后，即使在重复电源上升这样的动作的情况下，也可以抑制由于 到下降电源为止的存取动作而产生的干扰被积累在存储器单元中的现象。 结果是，可以抑制由于所积累的干扰而使存储器单元的数据消失的现象。 在上述一个方面的存储器中，优选进一步具备检测电源的下降的电源 下降检测部，更新部根据由电源下降检测部检测出电源的下降的情况，对 存储器单元进行读出及重新写入。如果这样构成，则在电源下降时容易地 由更新部对存储器单元进行读出及重新写入。 在上述具备电源下降检测部的构成中，优选所述电源下降检测部构成 为：通过检测电源的下降，从而向更新控制部输出用于使更新控制部驱动 的有效信号。若构成为这样，则根据由电源下降检测部检测出电源下降的 这一情况，容易地对存储器单元进行读出及重新写入。 在上述一个方面的存储器中，优选还具备用于驱动字线的行译码器， 更新部构成为：在电源下降时，向行译码器输出用于使更新动作开始的控 制信号，其中更新动作由对存储器单元的读出动作及重新写入动作组成。 若构成为这样，则在电源的下降时，容易地由更新部及行译码器对存储器 单元进行读出及写入。 在上述一个方面的存储器中，优选响应于电源下降，生成电源下降信 号，并输入到更新部，更新部根据电源下降信号，对存储器单元进行读出 及重新写入。若构成为这样，则由于不设置用于检测电源的下降的电路， 在电源下降时可以由更新部对存储器单元进行读出及重新写入，故可以简 化电路构成。 在上述一个方面的存储器中，优选进一步具备检测对存储器单元的存 取次数的第一次数检测部，更新部除了电源下降时，还至少根据由第一次 数检测部检测出对存储器单元的存取次数的总和达到规定次数的情况，对 存储器单元进行读出及重新写入。如果构成为这样，则除了电源下降时， 即使至少在由第一次数检测部检测出对存储器单元的存取次数的总和达 到规定次数的情况下，也可以对存储器单元进行读出及重新写入。由此， 可以更可靠地抑制由干扰导致的数据消失。 在上述一个方面的存储器中，优选存储器单元设置有多个，该存储器 进一步具备：存储器单元阵列，其包含多个存储器单元块，该存储器单元 块分别具有多个存储器单元；和检测规定数的存储器单元每一个的存取动 作的存取动作检测部，更新部除了电源下降时，还至少根据存取动作检测 部的检测结果，对规定数的存储器单元所属的至少一个存储器单元块所包 含的存储器单元进行读出及重新写入。若构成为这样，则可以仅对规定数 的存储器单元所属的存储器单元块内的存储器单元进行读出及重新写入， 因此与在更新动作时对存储器单元阵列所包含的全部存储器单元顺次进 行读出及重新写入的情况相比，可以使已经进行过读出及重新写入(更新) 的存储器单元受到其他存储器单元的更新动作所引起的干扰的次数减少。 由此，可以使更新时存储器单元受到的干扰的次数减少。 该情况下优选存取动作检测部包括保持每个存储器单元块的存取动 作的有无的第一保持部，更新部除了电源下降时，还至少根据由第一保持 部保持对对应的存储器单元块的存取动作存在的情况，对至少一个所述存 储器单元块所包含的存储器单元进行读出及重新写入。若构成为这样，则 可以容易地仅对有存取动作的存储器单元块内的存储器单元进行重新写 入，因此可以容易地减少更新时存储器单元受到的干扰的次数。 在上述包含第一保持部的存储器中，优选第一保持部按每个存储器单 元块设置。若构成为这样，则可以容易地根据第一保持部来选择有存取动 作的存储器单元块。 在上述包含存取动作检测部的构成中，优选存取动作检测部包括检测 每个存储器单元块的存取次数的第二次数检测部，更新部除了电源下降 时，还至少根据由第二次数检测部检测出对对应的存储器单元块的存取次 数达到规定次数的情况，对至少一个存储器单元块所包含的存储器单元进 行读出及重新写入。若构成为这样，则可以容易地根据存取次数达到规定 次数来选择更新动作需要的存储器单元块，进行更新动作。 在上述包含存取动作检测部的构成中，优选还具备分别连接规定数的 存储器单元的多根字线，存取动作检测部包括保持每根字线的存取动作的 有无的第二保持部，更新部除了电源下降时，还至少根据由第二保持部保 持对对应的线的存取动作存在的情况，对与至少1根字线对应的存储器单 元块所包含的存储器单元进行读出及重新写入。若构成为这样，由于可以 仅对与有存取动作的字线对应的存储器单元块内的存储器单元进行读出 及重新写入，故可以容易地减少更新时存储器单元受到的干扰的次数。 再有，在上述存取动作检测部包括保持每根字线的存取动作的有无的 第二保持部的构成中，优选第二保持部按每根字线设置。若构成为这样， 则可以容易地基于第二保持部选择与有存取动作的字线对应的存储器单 元块。 还有，在上述存取动作检测部包括保持每根字线的存取动作的有无的 第二保持部的构成中，优选还具备检测每个存储器单元块的存取次数的第 二次数检测部；在由第二次数检测部检测出对至少一个存储器单元块的存 取次数达到规定次数时，在由与至少一个存储器单元块对应的全部第二保 持部保持有存取动作存在的情况下，与至少一个存储器单元块对应的全部 第二保持部变化为保持无存取动作的状态；更新部，在与至少一个存储器 单元块对应的全部第二保持部保持无存取动作的情况下，对至少一个存储 器单元块所包含的存储器单元不进行读出及重新写入。若构成为这样，则 经由对应的全部字线进行存取动作，从而可以对认为干扰的影响小的存储 器单元块不进行重新写入。由此，由于可以减少进行基于更新动作的读出 及重新写入的次数，故可以减少更新时存储器单元受到的干扰的次数。 该情况下，在由第二次数检测部检测出对至少一个存储器单元块的存 取次数达到规定次数时，在与至少一个存储器单元块对应的第二保持部 中，保持有存取动作的第二保持部、和保持无存取动作的第二保持部双方 都存在的情况下，更新部对至少一个存储器单元块所包含的存储器单元进 行读出及重新写入。 另外，在由与上述至少一个存储器单元块对应的全部第二保持部保持 有存取动作存在的情况下，与至少一个存储器单元块对应的全部第二保持 部变化为保持无存取动作的状态的构成中，优选第二次数检测部按每个存 储器单元块设置。若这样构成，则可以容易地由第二次数检测部检测每个 存储器单元块的存取次数。 在上述一个方面的存储器中，存储器单元可以包含具有强电介质膜的 强电介质电容器。 附图说明 图1是用于说明本发明第1实施方式的强电介质存储器的整体构成的 框图； 图2是用于说明图1所示的第1实施方式的强电介质存储器的详细构 成的框图； 图3是用于说明图1所示的第1实施方式的强电介质存储器的存储器 单元阵列的构成的图； 图4是用于说明图1所示的第1实施方式的强电介质存储器的电源下 降检测部的构成的电路图； 图5是对本发明第1实施方式的强电介质存储器的电源下降检测部的 动作进行说明用的电压波形图； 图6是用于说明本发明第2实施方式的强电介质存储器的构成的框 图； 图7是用于说明本发明第3实施方式的强电介质存储器的构成的框 图； 图8是用于说明图7所示的第3实施方式的强电介质存储器的存储器 单元块及行译码器的构成的图； 图9是用于说明本发明的变形例的强电介质存储器的整体构成的框 图； 图10是用于说明图9所示的本发明变形例的强电介质存储器的详细 构成的框图。 具体实施方式 以下根据附图对本发明的实施方式进行说明。另外，在以下的实施方 式的说明中，以本发明的存储器一例的强电介质存储器为例进行说明。 (第1实施方式) 首先，参照图1～图4，对本发明第1实施方式的强电介质存储器的 构成进行说明。 如图1所示，第1实施方式的强电介质存储器备有：存储器单元阵列 1；用于驱动字线的行译码器2；更新控制电路3；电源下降检测部4；包 含计数器5、存取检测部6及状态机电路(state machine circuit)7的时钟 生成电路8；行地址缓冲器9；列地址缓冲器10；写入放大器11；读出放 大器(read amplifier)12；输入缓冲器13；输出缓冲器14；列译码器15； 字线源驱动器16；电压生成电路17；感测放大(sense amplifier)18； 位线源驱动器19。并且，更新控制电路3为本发明的“更新部”的一例， 计数器5为本发明的“第一次数检测部”的一例。 在存储器单元阵列1中，配置成多根字线WL与多根位线BL交叉， 并且在各交叉位置上配置有强电介质电容器20。再有，强电介质电容器 20包含配置于字线WL与位线BL之间的强电介质膜(图中未示出)。而 且，通过两个强电介质电容器20构成一个存储器单元21。还有，如图2 所示，存储器单元阵列1由4个存储器单元块1a构成。如图3所示，各 存储器单元块1a包含8根字线WL、和与各字线WL连接的多个存储器单 元21(参照图1)。 另外，分别向各存储器单元块1a及各字线WL分配规定的行地址。 具体是，如图3所示，向各存储器单元块1a分配用(X4，X3)表示的行 地址，并且向各字线WL分配用(X2，X1，X0)表示的行地址。由此， 各存储器单元块1a所包含的各字线WL的行地址通过(X4，X3，X2， X1，X0)来表示。另外，4个存储器单元块1a的(X4，X3)的行地址分 别用(0，0)、(0，1)、(1，0)及(1，1)的行地址来表示。此外，8根 字线WL的(X2，X1，X0)的行地址分别用(0，0，0)、(0，0，1)、(0， 1，0)、(0，1，1)、(1，0，0)、(1，0，1)、(1，1，0)及(1，1，1) 的行地址来表示。 再有，如图1所示，字线WL上连接有行译码器2。如图2所示，该 行译码器2由：与字线WL(参照图1)相连的行译码电路部2a、和4个 锁存电路部2b构成。另外，该锁存电路部2b是本发明的“第一保持部” 的一例。 在此，在第1实施方式中，锁存电路部2b以对应于各存储器单元块 1a的方式被分别设置。再有，锁存电路部2b具有保持每个存储器单元块 1a的读出及重新写入动作或写入动作(以下称为存取动作)的有无的功能。 具体是，锁存电路部2b构成为：在存在对所对应的存储器单元块1a的存 取动作时，保持H电平的数据，而在没有对所对应的存储器单元块1a的 存取动作时保持L电平的数据。还有，在行译码器2连接有用于控制对存 储器单元21的更新动作的更新控制电路3，并且在更新控制电路3连接有 电源下降检测部4和时钟生成电路8的计数器5。 另外，第一实施方式的电源下降检测部4构成为：通过检测电源的下 降，从而向更新控制电路3输出用于使更新控制电路3驱动的有效信号 FRE。具体是，如图4所示，电源下降检测部4由2个p沟道晶体管31 及32、4个n沟道晶体管33～36和反相电路37构成。向p沟道晶体管31 的源极供给电源电压(0V～Vcc)，并且在漏极连接n沟道晶体管33的漏 极。再有，p沟道晶体管31的栅极与p沟道晶体管32的栅极互相连接， 并且该p沟道晶体管31及32的栅极都连接到p沟道晶体管31与n沟道 晶体管33之间的节点N1。还有，向p沟道晶体管32的源极供给电源电 压(0V～Vcc)，并且在漏极连接n沟道晶体管34的漏极。 另外，n沟道晶体管33及34的源极均连接到n沟道晶体管35的漏极。 再有，向n沟道晶体管33及35的栅极供给电源电压(0V～Vcc)。还有， n沟道晶体管35的源极接地，而被供给了电位Vss(接地电位GND)。另 外，n沟道晶体管34的栅极上连接着n沟道晶体管36的源极。n沟道晶 体管36的栅极及漏极互相连接，并且向其栅极及漏极供给电源电压(0V～ Vcc)。另外，p沟道晶体管32与n沟道晶体管34之间的节点N2连接到 反相电路37的输入侧。还有，构成为从反相电路37的输出侧输出用于使 更新控制电路3(参照图1)驱动的有效信号FRE。 此外，计数器5(参照图2)构成为：检测对存储器单元阵列1所包 含的全部存储器单元21(参照图1)的存取次数(读出、重新写入动作及 写入动作的次数)，并且在存取次数达到规定次数时，向更新控制电路3 输出规定的信号。再有，更新控制电路3构成为：在电源的下降时由电源 下降检测部4输入了有效信号FRE的情况下，以及在对所有存储器单元 21的存取次数达到规定次数时从计数器5输入了规定的信号的情况下，向 行译码器2输出用于使更新动作开始的控制信号。还有，时钟生成电路8 (参照图1)的存取检测部6是为了检测对存储器单元21的存取动作而设 置的。另外，计数器5构成为：接受由存取检测部6检测到对存储器单元 21的存取动作的事实，将存取次数的计数值仅增加+1。 还有，如图1所示，计数器5连接到行地址缓冲器9、列地址缓冲器 10、写入放大器11及读出放大器12。在写入放大器11及读出放大器12 分别连接着输入缓冲器13及输出缓冲器14。另外，行地址缓冲器9及列 地址缓冲器10分别连接到行译码器2及列译码器15。再有，在行译码器 2连接字线源驱动器16，并且在字线源驱动器16上连接着电压生成电路 17及时钟生成电路8的状态机电路7。还有，在存储器单元阵列1的位线 BL上经由感测放大器18而连接有列译码器15。另外，在读出译码器18 连接有写入放大器11、读出放大器12及位线源驱动器19，并且在位线源 驱动器19连接有电压生成电路17及状态机电路7。 接着，参照图1～图5，对本发明第1实施方式的强电介质存储器的 动作进行说明。 在第1实施方式的强电介质存储器的使用时，首先，通过接通电源而 实现通电。而且，在第1实施方式中，在电源的上升时通过复位计数器5 (参照图2)，从而使计数器5的计数值为“0”。再有，通过将与各存储器 单元块1a对应的锁存电路部2b也全部复位，从而使得全部锁存电路部2b 为保持L电平的数据的状态(复位状态)。然后，开始对存储器单元21(参 照图1)的存取动作。此时，对全部存储器单元21的存取动作，通过存取 检测部6来检测。而且，每当存取检测部6检测出1次存取动作，计数器 5的计数值就增加+1。由此，通过计数器5检测对存储器单元阵列1内的 全部存储器单元21的存取次数。 在对存储器单元21的存取动作是读出动作及重新写入动作时，由行 译码器2来选择与从强电介质存储器外部输入的行地址对应的字线WL (参照图1)。由此，与选择字线WL相连的多个存储器单元21的数据经 由位线BL而被一并读取到感测放大器18，同时该数据被读出放大器放大。 并且，被感测放大器18放大后的数据经由读出放大器12及输出缓冲器14 而被读取到强电介质存储器外部。之后，将由感测放大器18读出的数据 重新写入数据被读出的存储器单元21中。另一方面，在对存储器单元21 的存取动作为写入动作时，与上述读出动作时同样，在与选择字线WL连 接的多个存储器单元21的数据被读取到感测放大器18后，将该被读出的 数据改写为从强电介质存储器外部输入的数据。然后，将该改写后的数据 从感测放大器18写入存储器单元21中。 另外，在上述读出动作后的重新写入动作与写入动作中，在与选择字 线WL对应的存储器单元块1a内的选择字线WL以外的字线WL(以下 称为非选择字线WL)上连接的存储器单元21上，施加规定的电压(1/2Vcc 或1/3Vcc等)。由此，在与选择字线WL对应的存储器单元块1a内的非 选择字线WL上连接的存储器单元21中，由于强电介质电容器20的极化 量减少而导致干扰产生。在上述存取动作中，有存取动作的存储器单元块 1a所对应的锁存电路部2b变为保持H电平的数据的状态，而没有存取动 作的存储器单元块1a所对应的锁存电路部2b保持L电平的数据。 接着，在第1实施方式中，若计数器5检测对全部存储器单元21的 存取次数已达到规定次数的事实，则向更新控制电路3输出规定的信号。 接收来自该计数器5的信号，更新控制电路3向行译码器2输出用于使更 新动作开始的控制信号。此时，在第1实施方式中，更新控制电路3根据 锁存电路部2b中保持的数据，将用于选择进行更新动作的字线WL的行 地址，输出到行译码电路部2a。即，更新控制电路3在锁存电路部2b保 持有H电平的数据的情况下，将与该锁存电路部2b对应的存储器单元块 1a所包含的字线WL的行地址输出到行译码电路部2a，另一方面在锁存 电路部2b保持有L电平的数据的情况下，不将与该锁存电路部2b对应的 存储器单元块1a中包含的字线WL的行地址输出到行译码电路部2a。 例如，在图3所示的存储器单元阵列1中，存在对(0，0)、(1，0) 及(1，1)的行地址的存储器单元块1a的存取动作，而没有对(0，1) 的行地址的存储器单元块1a的存取动作。此时，(0，0)、(1，0)及(1， 1)的行地址的存储器单元块1a所对应的锁存电路部2b(参照图2)中保 存有H电平的数据，而(0，1)的行地址的存储器单元块1a所对应的锁 存电路部2b(参照图2)中保存有L电平的数据。该情况下，更新控制电 路3(参照图2)在向行译码电路部2a顺次输出了(0，0)行地址的存储 器单元块1a所包含的字线WL对应的(0，0，0，0，0)～(0，0，1，1， 1)的行地址后，不输出(0，1)的行地址的存储器单元块1a所包含的字 线WL对应的(0，1，0，0，0)～(0，1，1，1，1)的行地址。因此， 更新控制电路3输出了(0，0，1，1，1)的行地址后，顺次输出(1，0) 及(1，1)的行地址的存储器单元块1a所包含的字线WL对应的(1，0， 0，0，0)～(1，0，1，1，1)及(1，1，0，0，0)～(1，1，1，1，1) 的行地址。 而且，如上所述按照输出到行译码电路部2a(参照图2)的行地址的 顺序由行译码电路部2a选择字线WL，并且将选择出的各字线WL上连接 的存储器单元21的数据被读出到感测放大器18后进行放大。然后，将与 由感测放大器18读出的数据相同的数据重新写入原来的存储器单元21 中。因此，在与从更新控制电路3向行译码电路部2a输出的(0，0，0， 0，0)～(0，0，1，1，1)、(1，0，0，0，0)～(1，0，1，1，1)及 (1，1，0，0，0)～(1，1，1，1，1)的行地址的字线WL相连的存储 器单元21中，进行读出及重新写入，而在与没有从更新控制电路3向行 译码电路部2a输出的(0，1，0，0，0)～(0，1，1，1，1)的8个行 地址的字线WL相连的存储器单元21中不进行读出及重新写入。由此， 在存在存取动作的(0，0)、(1，0)及(1，1)的行地址的存储器单元块 1a中包含的全部存储器单元21中，进行读出及重新写入，而在没有存取 动作的(0，1)的行地址的存储器单元块1a中包含的全部存储器单元21 中不进行读出及重新写入。由此，对规定次数存取动作后的存储器单元21 进行更新动作。 并且，在进行基于更新动作的读出及重新写入时，在与选择字线WL 对应的存储器单元块1a内的非选择字线WL上连接的存储器单元21中， 由于施加规定的电压(1/2Vcc或1/3Vcc等)，故通过减少强电介质电容器 20的极化量，从而产生干扰。而且，在规定次数的存取动作后的更新动作 结束之后，通过复位计数器5，从而使计数值为“0”，并且通过复位全部 锁存电路部2b，从而成为保持了L电平数据的状态。然后，重复进行上 述的动作。 而且，在第一实施方式中，在电源下降时，进行对全部存储器单元21 (参照图1)的更新动作。具体是，如图5所示，在开始电源下降前的初 始状态(T1前的状态)下，供给到电源下降检测部4(参照图4)的电源 电压变为Vcc。由此，电源电压被供给栅极的n沟道晶体管33、35及36 变为导通状态。再有，p沟道晶体管31及32，分别因栅极-源极间电压 VGS(节电N1的电位-电源电压Vcc)成为比p沟道晶体管31及32的阈 值电压Vth还低的电压，而成为截止状态。另外，此时节点N1的电位由 于p沟道晶体管31与n沟道晶体管33及35的电阻分割而变为Vcc-α1。 此外，被输入到n沟道晶体管34的栅极的节点N3的电位由于n沟道晶体 管36所引起的阈值电压下降，成为Vcc-α2。由此，n沟道晶体管34的 栅极电位(Vcc-α2)比n沟道晶体管33的栅极电位(电源电压Vcc)低， 因此n沟道晶体管34的电阻变得比n沟道晶体管33的电阻还大。因此， 通过使由p沟道晶体管32与n沟道晶体管34及35的电阻分割而决定的 节点N2的电位比由p沟道晶体管31与n沟道晶体管33及35的电阻分割 而决定的节点N1的电位还高，从而大致为Vcc。 而且，在电源下降时，电源电压从Vcc逐渐降低到0V。伴随于此， 节点N1的电位也从Vcc-α1逐渐下降到0V。此时，节点N1的电位与电 源电压相比，缓慢地下降。即，随着电源电压的下降，n沟道晶体管33 及35的导通状态变弱，因此n沟道晶体管33及35的电阻增大。并且， 因为n沟道晶体管33及35的电阻增大，故由p沟道晶体管31与n沟道 晶体管33及35的电阻分割而决定的节点N1的电位下降得比电源电压缓 慢。 再有，伴随着电源电压从Vcc开始下降，节点N3的电位也从Vcc- α2逐渐下降到电位α3。此时，节点N3的电位下降得比电源电压缓慢。即， 伴随着电源电压从Vcc开始下降，n沟道晶体管36的栅极-源极间电压 VGS变小，因此n沟道晶体管36接近截止状态。由此，因为n沟道晶体管 36的电阻增大，所以经由n沟道晶体管36而流动的电流减少。因此，与 n沟道晶体管36的源极相连的节点N3的电位与电源电压的下降相比，缓 慢地下降。 还有，在图5所示的T2的时刻，电源电压与节点N3的电位相等。由 此，在T2以后，节点N3的电位变得比电源电压还大。因此，栅极被连接 到节点N3的n沟道晶体管34的电阻变得比栅极被供给电源电压的n沟道 晶体管33还小。由此，由p沟道晶体管32与n沟道晶体管34及35的电 阻分割而决定的节点N2的电位，比由p沟道晶体管31与n沟道晶体管 33及35的电阻分割而决定的节点N1的电位还低。由此，在T2以后，节 点N2的电位下降到几乎为Vss。而且，响应于节点N2的电位下降到几乎 为Vss这一情况，从输入侧被连接到节点N2的反相电路37输出的有效信 号FRE的电位，上升到Vcc。并且，Vcc的有效信号FRE被输入到更新 控制电路3(参照图2)。 另外，在图5所示的时刻T3以后，由于电源电压的下降，强电介质 存储器的各部分难以正常工作。因此，到时刻T3为止，需要经由全部字 线WL(参照图1)使电源下降时的更新动作结束。另外，图5所示的T2 到T3的期间长度至少为几百μs以上的时间。在此，经由1根字线WL的 更新动作所需的循环时间为50ns，若进行了经由512根字线WL的更新动 作，则所有的更新动作所需的时间为25.6μs(50ns×512根)。因此，从T2 到T3的期间(几百μs以上)内使经由512根字线WL的更新动作结束是 完全可能的。即，到电源下降时强电介质存储器的各部分不正常工作为止， 能使经由512根字线WL的更新动作结束。 若从电源下降检测部4向更新控制电路3(参照图2)输入Vcc的有 效信号FRE，则更新控制电路3向行译码器2输出使对全部存储器单元21 (参照图1)的更新动作开始用的控制信号。此时，更新控制电路3顺次 向行译码电路部2a输出全部行地址(0，0，0，0，0)～(1，1，1，1， 1)(参照图3)。由此，对存储器单元阵列1内的全部存储器单元21顺次 进行更新动作。而且，对该电源下降时的各存储器单元21的更新动作， 分别与上述响应于存取次数达到规定次数这一情况而进行的更新动作同 样，通过对存储器单元21进行读出及重新写入而进行。 在第一实施方式中，如上所述，在电源的下降时，通过由更新控制电 路3对全部存储器单元21进行读出及重新写入，从而在每次电源下降时 可以对全部存储器单元21进行更新动作。由此，在对存储器单元21的存 取次数达到规定次数之前下降了电源后，即使在重复进行电源上升的动作 的情况下，也可以抑制由于到电源下降为止的存取动作而产生的干扰被积 蓄在存储器单元21中的现象。结果是，可以抑制由所积累的干扰导致存 储器单元21的数据消失的现象。 还有，在第一实施方式中，除了电源下降时，还基于由计数器5检测 出对存储器单元21的存取次数的总和达到了规定次数这一情况，来对存 储器单元21进行读出及重新写入，从而可以更可靠地抑制干扰所导致的 存储器单元21的数据消失。 再有，在第一实施方式中，通过构成为：设置对每个存储器单元块1a 的存取动作的有无进行保持的锁存电路部2b，并且更新控制电路3根据由 锁存电路部2b保持存在对对应的存储器单元块1a的存取动作的事实(H 电平的数据)的情况，对该锁存电路部2b所对应的存储器单元块1a中包 含的存储器单元21进行重新写入，从而可以只对有存取动作的存储器单 元块1a内的存储器单元21进行重新写入。由此，与在更新动作时对存储 器单元阵列1所包含的全部存储器单元21顺次进行重新写入的情况相比， 可以使已经进行过重新写入(更新)的存储器单元21受到其他存储器单 元21的更新动作所引起的干扰的次数减少。由此。可以使更新时存储器 单元21受到的干扰的次数减少。 进而，在第一实施方式中，通过构成为更新控制电路3根据由计数器 5检测出对存储器单元阵列1所包含的全部存储器单元21进行存取的次数 总和达到了规定次数这一情况而进行重新写入，从而与检测对各存储器单 元块1a的存取次数，按照对各存储器单元块1a的规定存取次数进行更新 动作的情况不同，可以按照恒定的存取次数定期地进行更新动作。由此， 由于在更新动作时可以按照恒定的存取次数定期地进行使通常的存取动 作暂时待机等的控制，故可以简化强电介质存储器的控制。 (第二实施方式) 接着，参照图6，对本发明第二实施方式的强电介质存储器的构成进 行说明。 在第二实施方式的强电介质存储器中，如图6所示，不同于上述第一 实施方式的强电介质存储器，与各存储器单元块1a对应地设置有计数电 路部42c。另外，该计数电路部42c是本发明的“第二次数检测部”的一 例。该计数电路部42c是为了检测每个存储器单元块1a的存取次数而设 置的。再有，计数电路部42c构成为：每当对所对应的存储器单元块1a 的存取动作进行一次，就加上+1。还有，在第二实施方式中，没有设置 锁存电路部2b(参照图2)，并且行译码器42由一个行译码电路部2a和4 个计数电路部42c构成。第二实施方式的强电介质存储器的上述以外的构 成，与上述第一实施方式的强电介质存储器的构成相同。 接下来，参照图6对第二实施方式的强电介质存储器的动作进行说明。 在第二实施方式的强电介质存储器中，由计数器5检测对全部存储器单元 21的存取次数，并且由计数电路部42c检测每个存储器单元块1a的存取 次数。而且，在计数电路部42c中，每当对对应的存储器单元块1a的存 取动作进行一次，就将存取次数的计数值加+1。 并且，根据由计数器5检测出对全部存储器单元21的存取次数达到 规定次数这一情况，计数器5向更新控制电路3输出规定的信号。而且， 更新控制电路3根据来自计数器5的信号，向行译码器42输出使更新动 作开始用的控制信号。此时，在第二实施方式中，更新控制电路3根据由 计数电路部42c检测出的每个存储器单元块1a的存取次数，向行译码电 路部2a输出用于选择进行更新动作的字线WL的行地址。 即，更新控制电路3在由计数电路部42c检测出的存取次数小于规定 次数(Nb)时，不向行译码电路部2a输出与该计数电路部42c对应的存 储器单元块1a所包含的字线WL的行地址。另一方面，更新控制电路3 在由计数电路部42c检测出的存取次数为规定次数(Nb)以上时，向行译 码电路部2a输出与该计数电路部42c对应的存储器单元块1a所包含的字 线WL的行地址。由此，可以不对存取次数小于规定次数(Nb)的存储器 单元块1a的存储器单元21进行更新动作，并且对存取次数为规定次数 (Nb)以上的存储器单元块1a的存储器单元21进行更新动作。另外，在 第二实施方式的强电介质存储器中，与第一实施方式的强电介质存储器同 样，在电源的下降时对全部存储器单元21(参照图1)进行更新动作(读 出及重新写入)。第二实施方式的强电介质存储器的上述以外的动作和上 述第一实施方式的强电介质存储器的动作同样。 在第二实施方式中，如上所述，通过构成为：设置检测每个存储器单 元块1a的存取次数的计数电路部42c，并且更新控制电路3根据由计数电 路部42c检测出对对应的存储器单元块1a的存取次数达到规定次数(Nb) 这一情况，对与该计数电路部42c对应的存储器单元块1a所包含的全部 存储器单元21进行重新写入，从而由于存取次数达到规定次数(Nb)，可 以仅对需要进行更新动作的存储器单元块1a内的存储器单元21进行重新 写入。由此，与在更新动作时对存储器单元阵列1所包含的全部存储器单 元21顺次进行重新写入的情况相比，可以减少已经进行过重新写入(更 新)的存储器单元21受到其他存储器单元21的更新动作所引起的干扰的 次数。由此，可以减少更新时存储器单元21受到的干扰的次数。 第二实施方式的上述以外的效果与上述第一实施方式相同。 (第三实施方式) 接着，参照图7及图8，对本发明第三实施方式的强电介质存储器的 构成进行说明。 如图7及图8所示，第三实施方式的强电介质存储器不同于上述第一 实施方式的强电介质存储器，按每根字线WL设置锁存电路部52b。因此， 由于各存储器单元块1a包含8根字线WL，故每个存储器单元块1a设有 8个锁存电路部52b。另外，该锁存电路部52b是本发明的“第二保持部” 的一例。此外，锁存电路部52b具有保持每根字线WL的存取动作的有无 的功能。具体是，该锁存电路部52b构成为：在有经由对应的字线WL的 存取动作时，保持H电平的数据；而在没有经由对应的字线WL的存取动 作时保持L电平的数据。 再有，第三实施方式的强电介质存储器具有用于检测每个存储器单元 块1a的存取次数的计数电路部52d。另外，该计数电路部52d为本发明的 “第二次数检测部”的一例。该计数电路部52d设置在每个存储器单元块 1a。此外，该计数电路部52d构成为：每当对对应的存储器单元块1a的 存取动作进行一次，就加上+1。再有，行译码器52由一个行译码电路部 2a、32个锁存电路部52b和4个计数电路部52d构成。第三实施方式的强 电介质存储器的上述以外的构成，与上述第一实施方式的强电介质存储器 的构成相同。 接下来，参照图7及图8，对本发明第三实施方式的强电介质存储器 的动作进行说明。在第三实施方式的强电介质存储器中，若经由各字线 WL对存储器单元21进行存取动作，则与该字线WL对应的锁存电路部 52b保持的数据变化为H电平。还有，每当经由各字线WL进行一次对存 储器单元21的存取动作，在与该字线WL所属的存储器单元块1a对应的 计数电路部52d中，存取次数加+1。 而且，在第三实施方式中，在由计数电路部52d检测出对存储器单元 块1a的存取次数达到规定次数(Nc)时，在由与该存储器单元块1a对应 的8个锁存电路部52b保持有H电平的数据的情况下，使该8个锁存电路 部52b保持的数据变化为L电平后进行固定。还有，由计数电路部52d检 测出对存储器单元块1a的存取次数达到规定次数(Nc)时，在与该存储 器单元块1a对应的8个锁存电路部52b中存在保持L电平的数据的锁存 电路部52b和保持H电平的数据的锁存电路部52b的情况下，使该8个锁 存电路部52b保持的数据变化为H电平后进行固定。 另外，计数器5检测出对全部存储器单元21的存取次数达到规定次 数时，从计数器5向更新控制电路3输出规定的信号。然后，更新控制电 路3根据来自计数器5的信号，向行译码器52输出用于使更新动作开始 的控制信号。此时，在第三实施方式中，更新控制电路3根据锁存电路部 52b中保持的数据，向行译码电路部2a输出用于选择进行更新动作的字线 WL的行地址。即，更新控制电路3在与规定的存储器单元块1a对应的8 个锁存电路部52b所保持的数据为H电平的情况下，向行译码电路部2a 输出该存储器单元块1a所包含的全部字线WL的行地址。另一方面，更 新控制电路3在与规定的存储器单元块1a对应的8个锁存电路部52b所 保持的数据全部为L电平的情况下，不向行译码电路部2a输出该存储器 单元块1a所包含的全部字线WL的行地址。由此，在经由存储器单元块 1a所包含的全部8根字线WL而有存取动作时，和经由8根子字线WL 而完全没有存取动作时，不对该存储器单元块1a所包含的全部存储器单 元21进行更新动作。 另一方面，在存储器单元块1a所包含的8根字线WL内存在没有存 取动作的字线WL和有存取动作的字线WL时，对该存储器单元块1a所 包含的全部存储器单元21进行更新动作。另外，在经由存储器单元块1a 所包含的全部8根字线WL而有存取动作时不对该存储器单元块1a所包 含的全部存储器单元21进行更新动作是基于以下理由。即，由于认为对 经由全部8根字线WL而有存取动作的存储器单元块1a的存储器单元21， 比较均等地进行存取动作，故认为干扰所引起的影响比较小。再有，在第 三实施方式中，在电源下降时，与第一实施方式的强电介质存储器同样地 对全部存储器单元21(参照图8)进行更新动作(读出及重新写入)。第 三实施方式的强电介质存储器的上述以外的动作和上述第一实施方式的 强电介质存储器的动作同样。 在第三实施方式中，如上所述，通过在由计数电路部52d检测出对存 储器单元块1a的存取次数达到规定次数(Nc)时，在由与该存储器单元 块1a对应的8个锁存电路部52b保持有H电平的数据的情况下，使这8 个锁存电路部52b保持的数据全部变化为L电平后进行固定，从而可以不 从更新控制电路3向行译码电路部2a输出该存储器单元块1a所包含的字 线WL的行地址。由此，可以构成为：对因经由全部8根字线WL有存取 动作从而比较均等地对存储器单元21进行存取动作的存储器单元块1a， 不进行读出及重新写入(更新)。因此，在更新动作时，可以构成为：在 由于比较均等地对存储器单元21进行存取动作而认为干扰的影响小的存 储器单元块1a的存储器单元21中，不进行读出及重新写入。由此，因为 可以减少由更新动作导致的读出及重新写入的次数，故可以减少更新动作 时存储器单元21受到的干扰的次数。 第三实施方式的上述以外的效果与上述第一实施方式相同。 并且，应该认为本次公开的实施方式在所有方面都是例示，并未构成 限定。本发明的范围不是由上述实施方式表示，而是由权利要求的范围来 表示，本发明的范围进一步包含与权利要求的范围均等的含义以及范围内 的所有变更。 例如，在上述实施方式中，作为本发明的存储器的一例，以强电介质 存储器为例进行了说明，但本发明并未限于此，即使对于强电介质存储器 以外的非易失性存储器也是可以适用本发明的。 再有，在上述实施方式中，构成为：通过设置于存储器内部的电源下 降检测部来检测电源的下降，并且通过从该电源下降检测部向更新控制电 路输出有效信号，从而开始电源下降时的更新动作，但本发明并未限于此， 可以通过上述以外的各种构成而开始电源下降时的更新动作。例如，如图 9及图10所示，也可以构成为：不设置上述第一实施方式的强电介质存储 器的电源下降检测部(参照图1及图2)，在电源下降时将响应于用户按压 电源开关这一情况而生成的电源下降信号输入到更新控制电路3，并且更 新控制电路3根据该电源下降信号，开始更新动作。如果这样构成，则由 于不设置用于检测电源的下降的电路，在电源下降时就可以由更新控制电 路3对存储器单元21进行读出及重新写入，所以可以简化电路构成。还 有，作为其他构成，也可以构成为：由设置于存储器外部的电源下降检测 部来检测电源的下降，并且通过从该存储器外部的电源下降检测部向更新 控制电路输入规定的信号，从而开始电源下降时的更新动作。 另外，在上述实施方式中，相对于1个存储器单元块设置了8根字线， 但本发明并未限于此，相对于1个存储器单元块，也可以设置8以外的规 定数目的字线。 还有，在上述第三实施方式中，由计数电路部52d检测出对存储器单 元块1a的存取次数达到规定次数(Nc)时，根据与该存储器单元块1a对 应的锁存电路部52b保持的H电平或L电平的数据，使锁存电路部52b 保持的数据变化为H电平或L电平并进行固定，但本发明并未限于此，也 可以按照每个存储器单元块1a另外设置锁存电路，并且根据上述锁存电 路部52b保持的H电平或L电平的数据，使该锁存电路保持的数据变化并 固定。而且，在更新控制电路3将行地址输出到行译码电路部2a时，也 可以根据上述另外设置的锁存电路保持的数据，来决定输出到行译码电路 部2a的行地址和不输出的行地址。