技术领域 本发明是有关于一电子式熔线；尤指一种具有一垂直结构的 电子式熔线。 背景技术 在半导体产业里，熔线(fuse)元件配合不同的目的而广泛地应 用于集成电路中，如增进产量(manufacturing yield)或者是订制 一般集成电路。例如，通过将晶片里有问题的电路以冗余电路 (redundant circuit)取代，可以有效地增进产量。因为存储器晶 片包括相同的存储单元以及单元群组，所以置换有问题的电路对 于增进存储器晶片的产量的效果更为显著。选择性地将多用途的 集成电路里的熔线烧毁，则可以有效地生产适用于多种特定应用 的一般集成电路设计。 将熔线断线有两种方法。一为使用激光束(laser beam)，而此 种熔线一般称为一激光熔线(laser fuse)。另一种方法为产生热以 引起电子性的破坏，此种熔线称之为电子式熔线(electrical fuse) 或者是E熔线。 激光可程序化冗余区(Laser programmable redundancy)被 广泛地使用于大型的存储器装置里。然而，在各种结构中，如在 一低层金属层(lower level metal layers)里，其激光修补速率 (laser repair rate)极低，且其制程亦相当复杂。图1显示一激光 熔线是形成于接近晶片的表面区域。装置6为一激光熔线。氧化 层(oxide)5覆盖于熔线6上。若要将熔线6自氧化层5的顶部烧 毁，则氧化层5的厚度必须在某个范围内，例如，在0.1k埃() 至4k埃()之间。因此另外需要一掩膜(mask)以形成开口4，而 且必须精准地控制制程。激光熔线10若是位于一晶片里的一较低 层中，如图2所示，开口8较深，则氧化层5的厚度仍须精准地 控制，此会增加复杂度并且降低修补速度。 此外，随着使用0.13微米(μm)制程的科技，铜(copper)通常 用来作内部连线或者是电源线，其为一种具高电流密度容忍度的 材质，并且不易以一激光枪(laser gun)将其烧毁。另外，为了增 进RC延迟，使用铜以及一具低k值的材料12(作为层间介电质) 已成为一种趋势。但在蚀刻(etching)图2的开口8时，具低k值 的材料12很容易断裂。降低了装置的可靠度并且提高了成本。 电子式熔线可增进修补速率。图3是一传统的电子式熔线13。 形成一多晶硅带(polysilicon strip)15且将其图案化(patterned)。 多晶硅带15的区域14及16掺杂有p+掺杂物以及n+掺杂物。中 央区域18则不掺杂。一金属硅化物(silicide)20是形成于多晶硅 带15的上方。在熔线13烧毁之前，其阻值主要由金属硅化物20 的阻值决定，因此，其阻值很低。当在端点22及24施加一预定 程序化电位于金属硅化物20上时，金属硅化物20会凝聚 (agglomerate)以形成一电子式中断区(electrical discontinuity)。 因此，熔线的阻值会主要由下方的多晶硅带15决定，使得阻值得 以大幅提升。中央未掺杂区域18会使得熔线阻值提高。图3所示 的电子式熔线通常较激光熔线具有较高的修补速率。然而，其修 补速率仍不足。此外，图3的熔线是横向地形成，因此，会占去 较多的布局空间(layout space)。 传统制造熔线的方法有几个缺点。首先，其修补速率通常很 低。第二，激光修补需要额外的掩膜层，因此提高了成本，而且 其制程比较复杂，也比较不稳定。第三，此种结构设计没变通性。 熔线通常需要设计于较高层里，因较难形成较深的激光沟槽 (trench)以到达较低层。因此，需要一新的方法以设计熔线。 发明内容 根据上述的目的，本发明的提出一种形成一具有一垂直结构 的电子式熔线的方法。 在本发明在一基材(base material)上形成一第一层导线 (conductive line)。在第一层导线上方，形成一介层窗(via)。此介 层窗最好包括一阻障层及一导电材料。在介层窗上方，形成一第 二层导线。形成一第一外部接合垫，此第一外部接合垫耦接至第 一层导线。形成一第二外部接合垫，此第二外部接合垫耦接至第 二层导线。此介层窗、第一层导线及第二层导线可作为一电子式 熔线。 在本发明将铜(copper)用于介层窗、第一层导线及第二层导线 里。使用单镶嵌制程(single damascene process)或者是双重镶嵌 制程以形成介层窗、第一层铜导线及第二层铜导线。 在本发明所述电子式熔线，该垂直结构可于任何层里形成， 并且节省了布局面积。 本发明是这样实现的： 本发明提供一种电子式熔线，所述电子式熔线包括：一第一 导电层；一第二导电层；以及一介层窗，耦接于该第一导电层以 及该第二导电层之间，其中，该介层窗、该第一导电层以及该第 二导电层作为一电子式熔线。 本发明所述的电子式熔线，更包括耦接至该第一导电层的一 第一外部接合垫，以及耦接至该第二导电层的一第二外部接合垫。 本发明所述的电子式熔线，更包括：一电子电路；以及一冗 余电路，具有该电子电路的一冗余设计；其中，该第一导电层及 该第二导电层其中之一耦接至该冗余电路。 本发明所述的电子式熔线，更包括：一第三导电层；以及多 个介层窗，耦接于该第二导电层以及该第三导电层之间。 本发明所述的电子式熔线，更包括一N型金属半导体场效应 (NMOS)晶体管，具有一漏极，耦接至该第三导电层，以及一源极， 耦接至一第一电源端点，其中，该第一导电层耦接至一第二电源 端点。 本发明所述的电子式熔线，该介层窗的截面面积为10-4至1 平方微米(μm2)。 本发明所述的电子式熔线，该介层窗的高度为500埃()至1 微米(μm)。 本发明所述的电子式熔线，该介层窗包括一导电材料以及位 于该导电材料之外的一阻障层。 本发明所述的电子式熔线，更包括：多个额外介层窗，该每 一额外介层窗位于不同层；以及多个额外导电层，其中，该等额 外介层窗互相串联，且该每一额外介层窗耦接于该等额外导电层 的二者之间。 本发明所述的电子式熔线，更包括多个外部接合垫，每一外 部接合垫耦接至该等额外导电层其中之一。 本发明所述的电子式熔线，该第一导电层、该第二导电层以 及该介层窗包括铜，且其形成的方法为使用单镶嵌制程或者是双 重镶嵌制程。 本发明所述的电子式熔线，该介层窗不对齐于该第一导电层 与该第二导电层的至少其中之一。 本发明所述的电子式熔线，该介层窗不对齐的长度小于该介 层窗于不对齐方向的尺寸的3/4。 本发明所述电子式熔线具有好几个优点：首先，由于烧毁移 除(burn out)处理较易控制，也比较可靠，因此提高了修补速率。 第二，使用较少的掩膜层(mask layer)，因此降低了成本。第三， 熔线可以存在于内部层间介层窗的任何区域里，因此缩小了晶片 尺寸。此亦提供一具可变性结构的电路设计。 附图说明 图1为一形成于靠近一晶片的表面处的激光熔线的示意图； 图2为一形成于一晶片深处的激光熔线的示意图； 图3为一传统电子式熔线的示意图； 图4至图7为制造根据本发明的一较佳实施例的中期的截面 图； 图8至图12为使用镶嵌制程以制造根据本发明的一较佳实 施例的中期的截面图； 图13为3个堆叠的介层窗； 图14a及图14b为无边界及非无边界介层窗； 图15a及图15b为根据本发明的一较佳实施例的一应用的 电路图； 图16至图18为根据本发明的另一较佳实施例的示意图； 图19a至图19b为已烧毁的熔线的示意图。 具体实施方式 为使本发明的上述目的、特征和优点能更明显易懂，下文特 举一较佳实施例，并配合所附图式，作详细说明如下。 本发明的一较佳实施例是形成一电子式熔线的方法。介层窗 连接一下层导线以及一上层导线，以作为一电子式熔线。施加一 电压于一外部接合垫上，且此接合垫耦接至此下层导线及上层导 线，即可烧毁此电子式熔线。在本说明书中，导线亦指导电层。 图4至图7是制造根据本发明的一实施例的中期截面图。此 截面图是在一平面上，且此平面与形成的导线的长度方向垂直。 因此，导线看来为一矩形。图4是显示于一基材40上形成一下层 导线44。此下层导线44以金属为较佳，此金属包括铜(cooper)、 铝(aluminum)、钨(tungsten)、银(silver)、金(gold)、其合金 (alloys)、其化合物(compounds)及其混合物。其亦可使用其它的 材料形成，如掺杂多晶硅。基材40通常是一层间介电层(inter- layer dielectric，ILD)，亦称为前金属介电层(pre-metal dielectric，PMD)或者是金属间介电层(inter-metal dielectric， IMD)。其亦可为其它非导电性材料，例如一接触蚀刻终止层 (contact etching stop layer，CESL)。 一层间介电层(ILD)42形成于下层导线44旁。ILD层42以 二氧化硅为较佳，其使用如四氧乙基硅(tetraethyl orthosilicate， TEOS)法、化学气相沉积法(chemical vapor deposition，CVD)、 等离子增强化学气相沉积法(plasma enchanced CVD，PE CVD)、 低压化学气相沉积法(low pressure CVD，LP CVD)或者是其它熟 知的沉积技巧以沉积之。ILD层42亦可以为其它的材料，例如磷 硅玻璃(phosphosilicate glass，PS G)或者是其它熟知的材料。一 般而言，ILD层42具有一低介电系数(K值)，以降低导线间的寄 生电容。 图4显示一形成于下层导线44的蚀刻终止层46。蚀刻终止 层46以一氧化物所组成的介电质为较佳，或者是其它的材料，如 氮化硅。一ILD层48形成于蚀刻终止层46之上。ILD层48使 得较下层金属线44与上层导线绝缘。 图5是一形成于ILD层48以及蚀刻终止层46里的介电开口 50。一光致抗蚀剂材料(未显示)于ILD层48的上方形成，且 图案化。介电开口50形成于ILD层48里且终止于蚀刻终止层46。 当蚀刻ILD层48时，蚀刻终止层46可以保护下层金属线44。 接着，蚀刻蚀刻终止层46曝露出的区域。由于相对ILD层48而 言，蚀刻终止层46相当的薄，因此需要严密地控制制程以及终止 点的侦测，以避免过度蚀刻到达下层金属线44的可能性。 图6是表介层窗54形成于接触开口之后的装置。在较佳的实 施例中，介层窗54是由铜(cooper)、铝(aluminum)、钨(tungsten)、 银(silver)、金(gold)、其合金、其化合物或其混合物以及其它熟 知的替代物所形成。在一实施例中，其亦可由掺杂多晶硅形成。 介层窗54最好具有一合成结构，包括一阻障层52，此阻障层由 钛(titanium)、氮化钛(titanium nitride)、钽(tantalum)、氮化 钽(tantalum nitride)、碳化硅(silicon carbide)、碳氧化硅(silicon oxycarbide)、其混合物或其它层组成。阻障层52可以避免介层 窗物质扩散入ILD层48而使得装置失效。阻障层52的厚度约为 10埃()至1000埃()之间，以300埃()为较佳。介层窗54与 下层导线44间具有一界面49。 如图7所示，使用上述的方法形成一上层导线58以及一ILD 层56。上层导线58与下层导线44的垂直位置差距为一层。介层 窗54与上层导线58间具有一界面55。下层导线44以及上层导 线58分别耦接至外部接合垫61以及59。外部接合垫59及61 形成于晶片的表面。前述步骤所形成的结构产生一电子式熔线， 此电子式熔线位于包括介层窗54、界面49及55以及环绕的区域。 通过提供一电压至外部接合垫61以及59，可产生一电流流经此 熔线，且于此熔线区域产生一中断区(discontinuity)。 在另一较佳实施例中，导线及介电层是由铜形成。铜具有较 佳的导电性，且可以承受较高的电流，所以于0.13(μm)或较小的 制程中大量的使用。然而，其很难蚀刻，因此，需使用镶嵌制程 (damascene process)。图8至图12是使用镶嵌制程以制造根据 本发明的一实施例的中期的截面图。图8里形成有一下层铜线64。 可以于一ILD层60里形成一沟槽，再于此沟槽上方沉积一阻障 层62，接着沉积铜64以及执行化学机械研磨(chemical Mechanical Polishing，CMP)程序，以研磨铜至暴露出沟槽的表 面，以形成此下层铜线64。 在此，以使用双重镶嵌制程(dual damascene process)以形成 一介层窗以及一上层铜线为较佳。如图9所示，依序形成一第一 蚀刻终止层66、一第一ILD层68、一第二蚀刻终止层70、一第 二ILD层72以及一硬掩膜74。形成这些层的材料以及方法为本 领域熟知的技术。图10显示一第一开口76，深达第一蚀刻终止 层66。一第二开口78则形成于第二ILD层72里。接着，移除 第一蚀刻终止层66暴露出的区域，即为图11所示的结构。图12 是一具有一上层铜线82以及一介层窗81的结构。顺应地沉积一 阻障层80于开口76及78里。接着于开口里沉积铜。执行一CMP 程序以将铜平面化至上层铜线82的表面。 根据电子设计的需要，可以形成不同层的电子式熔线。图13 是一堆叠介层窗串(stacked via string)，耦接于导线100以及111 之间。于不同层里形成介层窗102、106及109，且其之间以传导 岛状物104及108互相连接。岛状物104及108分别耦接至外部 接合垫112及114。因此，可以独立地烧毁这些介层窗。亦可以 将此一介层窗串视为一单一介层窗。当施加一电压在接合垫110 及113之间时，最弱的介层窗会先烧毁，使得整个介层窗串呈现 开路。在本发明的不同实施例中，此介层窗的截面可以是正方形、 矩形、圆形或其它的形状。其亦可以是锥状的。 本发明的电子式熔线结构可以是非无边界的(non- borderless)或者是无边界的(borderless)。图14a是显示一无边界 结构。一介层窗124与导线126及120的至少其中之一不对齐 (misaligned)。一部分的介层窗124超出导线120以及126。此 一超出宽度Ew是小于约介层窗的宽度(W)的3/4。此种不对齐结 构并不会影响电子式熔线的功能。只会降低烧毁熔线所需的电流。 如图14b所示，在一非无边界的结构中，介层窗130没有超出导 线128及132。 图15a及图15b为较佳实施例的应用。图15a显示有一电子 电路148，与一熔线146串联。此电子电路在故障的时候是可以 置换的。当熔线146被经由外部接合垫142及144所施加的一电 流烧毁时，电子电路148会和其它电路断开。图15b显示有一冗 余电路(redundant circuit)136，其与一电子式熔线134并联。电 子式熔线134的一端耦接至地。因此，冗余电路136会经由电子 式熔线134接地，因此不启动。当发现一电路元件有问题，而需 要将其与冗余电路136置换时，会提供一电压至外部接合垫138 及140以将电子式熔线134烧毁。当电子式熔线134呈现开路时， 则可启动冗余电路136。亦可以结合图15a及图15b的电路以建 立一电路冗余系统。 图16及图17是根据本发明的另一实施例。图16是此实施例 的一截面图。一熔线包括一介层窗168、一第二层导线166、一导 线160包含两部分1601及1602、以及导线1602与166之间的介 层窗组170。导线160及166亦为导电层。导线1601是一阴极端 而导线1602是一阳极端。图17是此实施例的一俯视图。在阳极 端，介层窗组170包括两个或多个介层窗，可以承受较介层窗168 所能承受的较高电流密度。因为具有此一不对称结构，所以当相 同的电流流经介层窗168以及介层窗组170时，于介层窗168的 电流密度较介层窗组170为高，因此较易烧毁。虽然在图16所示 的较佳实施例中，导线166是形成于一较导线1601及160下层的 金属层里，但在其它的实施例中，其亦可位于不同的相对位置。 例如，假设导线1601是位于第m层金属层，导线166可能位于 第(m-1)、(m+1)层金属层，而导线1601则可能位于其它的金属 层，如第(m-2)、(m+1)及(m+2)层金属层。 图18是一用以烧毁一熔线的电路。熔线176与一晶体管178 串连，在此组态中，晶体管178以一NMOS装置为较佳。熔线 176及晶体管178耦接于电源端点Vcc以及Vss之间，其中晶体管 178的源极耦接至电源端点Vss，而其漏极则耦接至熔线176。当 一高电压施加于晶体管178的栅极时，晶体管178会开始导通。 电流会流经熔线176且将其烧毁。若此熔线具有如图16及图17 所示的不对称结构，则最好熔线的阴极是单介层窗端，且其耦接 至端点174，而其阳极则耦接至一高电源端点Vcc。此一连接方式 较易烧毁熔线。若使用图16及图17的熔线作为熔线176时，则 阴极端1601耦接至晶体管178的漏极，且其阳极端1602则耦接 至电源端点Vcc为较佳。 用来烧毁一熔线所需的电流密度与介电窗和导线的组成材 料，以及使用的制程有关。本领域技术人员应可通过反复实验找 出正确的电流密度。表1是在使用90(nm)技术形成的介层窗中量 测所得的示范性数据。 M1～M9是位于不同层的金属线，其中M9是最顶层的金属线， 而M1是最底层的金属线。介层窗1位于M1及M2之间。介层 窗2位于M2及M3之间，而介层窗8位于M8及M9之间。M8 及M9为电源线，其最大的厚度为0.9(μm)，即为其尺寸中的第二 个值。M1～M9的尺寸表示长×厚，而介层窗的尺寸则为截面尺寸。 表1 层 尺寸(μm) 烧毁电流 (mA) 烧毁电流密度 (A/cm2) M1 0.21×0.25 0.200 6.66×105 M2～M7 0.14×0.325 0.312 6.86×105 M8，M9 0.42×0.9 2.880 7.62×105 接触窗 0.12×0.12 0.294 2.04×106 介层窗1～6 0.13×0.13 0.189 1.12×106 介层窗7、8 0.36×0.36 1.452 8.8×105 除介层窗7及8 之外的所有堆 叠介层窗 0.13×0.13 0.189 1.12×106 包括介层窗7 及8的堆叠介 层窗 0.36×0.36 1.452 8.8×105 在表1中，标示为M1～M9的列是表用来烧毁这些金属线的 所需电流以及电流密度。标示为介层窗1～8的列是表用来烧毁这 些介层窗的所需电流以及电流密度。烧毁电流密度是由烧毁电流 除以由尺寸计算所得的截面面积所得。烧毁介层窗的电流密度会 由材料以及制程所影响，而烧毁一介层窗的电流亦会受到截面面 积的影响。介层窗的截面积最好是在1×10-4μm2至1μm2之间。 可以通过调整一电子式熔线的截面积或者是一部分的电子式熔线 截面积，以取得所需的烧毁电流范围。本领域技术人员可以考虑 材料、制程、尺寸、电流以及电流密度等因素，以将包括上层导 线、下层导线以及介层窗的结构作为一电子式熔线。 可以发现，用来烧毁介层窗及金属导线所需的电流密度大约 为105A/cm2～106A/cm2。虽然，由数据可以发现金属线的烧毁电 流密度与介层窗的烧毁电流密度为相同等级(order)，有时甚至低 于介层窗的烧毁电流密度。此表示烧毁区域应该是出现在金属在 线，而非介层窗里。由实验结果可知当金属线的烧毁电流密度并 没有低于介层窗的烧毁电流密度太多时，则烧毁区域通常是在介 层窗里，或者是接近介层窗及金属线间的界面处(请参照图19a 至图19b)。此结果表示这些介层窗是适用于电子式熔线里。 介层窗的高度并没有特殊的需求。其高度最好由金属层间的 距离决定。此亦提供了设计熔线的弹性，因此熔线设计很容易便 可以整合进晶片设计里，而不需要多余的制程步骤以及成本。在 一较佳实施例中，其高度大约为500埃()至10000埃()之间。 图19a至图19b是显示根据本发明的烧毁的熔线154的二实 例的侧视图，其中，熔线154耦接于导线150及152之间。一般 而言，烧毁区域156会接近介层窗及上层/下层导线间的界面。在 图19a中，烧毁区域156主要是在介层窗154里。在图19b中， 烧毁区域156则延伸至导线152之一。 本发明的实施例提供数个优点，包括：第一，因为烧毁程序 很容易，因此较易控制而且更可靠，故可达到较高的修补速率。 第二，所需的掩膜层较少，因此降低了成本。第三，较佳实施例 提供电路设计者一可变动的结构。熔线可以位于内部介层窗的任 一区域中，以缩小晶片尺寸。 以上所述仅为本发明较佳实施例，然其并非用以限定本发明 的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范 围内，可在此基础上做进一步的改进和变化，因此本发明的保护 范围当以本申请的权利要求书所界定的范围为准。 附图中符号的简单说明如下： 4：开口 20：金属硅化物 5：氧化层 22、24：端点 6：熔线 40：基材 8：开口 42：ILD层 12：具低k值的材料 44：下层导线 13：电子式熔线 46：蚀刻终止层 14、16：多晶硅带15的区 48：ILD层 域 50：介电开口 18：中央区域 52：阻障层 54：介层窗 113、114：外部垫片 49、55：界面 120、126：导线 58：上层导线 128、132：导线 59：外部接合垫 124、130：介层窗 61：外部接合垫 134：电子式熔线 60：ILD层 136：冗余电路 62：阻障层 138、140：外部接合垫 64：下层铜线 142、144：外部接合垫 66：第一蚀刻终止层 148：电子电路 68：第一ILD层 160、1601、1602：导线 70：第二蚀刻终止层 166：第二层导线 72：第二ILD层 168：介层窗 74：硬掩膜 170：介层窗组 76、78：开口 174：端点 80：阻障层 176：熔线 81：介层窗 178：晶体管 82：上层铜线 152：导线 102、106、109：介层窗 154：介层窗 104、108：岛状物 156：烧毁区域 110、112：外部垫片