数据驱动器 技术背景本发明涉及一种装在液晶面板、等离子体显示面板等显示装置上的数据驱动器。特别涉及一种有关确保时钟与数据间的设定时间及保持时间的容限(margin)的技术。 背景技术 根据现有技术，沿液晶面板的水平边布置了多个数据驱动器芯片，在每一个芯片之间设有一条时钟线和多条数据线。这些数据驱动器中的每一个数据驱动器，都接收一个时钟输入和多个数据输入，将所需要的数据电压输出给液晶显示部分，还将一个时钟输出和多个数据输出施加给相邻的数据驱动器(参考专利文献1)。 以下称为实现低成本化而将众人所知的COG(Chip On Glass)技术应用到液晶面板上这一方式为串联COG方式。 专利文献1特开平11-194748号公报随着液晶面板的狭额缘化，对数据驱动器的芯片尺寸的限制越来越强烈；随着液晶面板的高精细化，就要求实现高速的数据驱动器。然而，在现有的串联COG方式的液晶面板下，在在数据驱动器间传送时钟和数据的过程中，时钟和数据之间的时刻的偏移不断地积累而增大。若为实现高精细化而增大时钟输入的频率，这一问题就会更加严重。也尝试过通过在各个数据驱动器中内装上PLL(Phase-Locked Loop)电路这一做法来解决上述课题，但数据驱动器的电路规模却增大了。 发明内容 本发明的目的，在于：提供一种在串联COG方式的用于液晶面板的数据驱动器中，能够一直确保时钟和数据间的设定时间及保持时间的容限这样的技术。 为达成上述目的，本发明是这样的，借助简单的电路结构来调整流过反相器的电流，以便将时钟的占空比调整在所希望的值上。 具体而言，本发明所涉及的数据驱动器，为拥有一个时钟输入、一个时钟输出、多个数据输入及多个数据输出的显示装置用数据驱动器，在该数据驱动器中，采用了下述的反相器链、平滑电路、比较器及锁存元件。也就是说，反相器链，拥有：相互串联在一起的多个反相器、接在这多个反相器中之一个反相器的电源一侧的第1电流源、接在这多个反相器中之一个反相器的接地一侧的第2电流源。多个反相器中的初级反相器接收时钟输入，且多个反相器中的最后一级反相器提供时钟输出。平滑电路提供将时钟输出平滑化以后而得到的平均电压。比较器，对平均电压和基准电压进行比较，且在平均电压小于基准电压的情况下提供用以控制第1电流源的电流量以便让时钟输出的占空此变大的第1控制电压；且在平均电压大于基准电压的情况下提供用以控制第2电流源的电流量以便让时钟输出的占空比变小的第2控制电压。锁存元件与时钟输出同步对多个数据输入进行锁存，并将该锁存结果作为多个数据输出提供给显示装置的显示部分。 当平均电压显示出时钟输出的占空比小于所期望的值时，便通过减小第1电流源的电流量来延迟时钟输出的下降；当平均电压显示出时钟输出的占空比大于所期望的值时，便通过减小第2电流源的电流量来延迟时钟输出的上升。这样通过让时钟输出的上升和下降错开一些以后，就容易确保数据的设定时间和保持时间的容限。 若在多个数据输入和锁存元件之间设置多个数据用反相器链，并让这些数据用反相器链中的每一个反相器链的内部结构都与提供时钟输出的所述反相器链的内部结构一样，且由第1及第2控制电压控制电流量的话，则可在将这些数据用反相器链的输出提供给下一级数据驱动器的时候，由多个数据输出反映时钟输出的时刻调整结果。 根据本发明，即使时钟输入的频率增高，也很容易借助一简单的电路结构确保数据的设定时间及保持时间的容限。 附图说明 图1为安装了本发明所涉及的数据驱动器的液晶面板的俯视图。 图2为表示图1中的每一个数据驱动器的内部结构例的方框图。 图3为表示图2中的反相器链及平滑电路的内部结构例的电路图。 图4为用以说明在时钟输入的占空比小于50％的情况下图3中的电路的工作情况的时序图。 图5为用以说明在时钟输入的占空比大于50％的情况下图3中的电路的工作情况的时序图。 图6为用以说明图2中的数据驱动器的有利效果的时序图。 图7为用以显示图3的电路的变形例的电路图。 图8为用以说明在时钟输入的占空比小于50％的情况下图7中的电路的工作情况的时序图。 图9为用以说明在时钟输入的占空比大于50％的情况下图7中的电路的工作情况的时序图。 图10为用以显示图2的结构的变形例的方框图。 图11为显示图3及图7中的基准电压产生电路的内部结构例的电路图。 符号说明10-液晶面板；11-液晶显示部分；12-数据驱动器；13-栅极驱动器；15-控制器；20-时钟用反相器链；21～24-反相器；25，27-电流源；26，28-副电流源；30-平滑电路；40-比较器；45-基准电压产生电路；50-数据用反相器链；51-锁存器；60-电平位移器。 具体实施方式 下面，参考附图，对本发明的实施例进行详细的说明。 图1示出了安装了本发明所涉及的数据驱动器的串联COG方式液晶面板。图1中的液晶面板10拥有：液晶显示部分11、多个数据驱动器12及多个栅极驱动器13。沿液晶面板10的水平边设置每一个数据驱动器12芯片，在各个芯片间设置了一条时钟线和多条数据线。沿液晶面板10的垂直边设置栅极驱动器13这每一个芯片。控制器15将信号供给位于左端的数据驱动器12和位于下端的栅极驱动器13。 数据驱动器12中的每一个数据驱动器，都接收一个时钟输入和多个数据输入，将所需要的数据电压提供给液晶显示部分11，还将一个时钟输出和多个数据输出施加给相邻的数据驱动器12。 图2示出了图1中的每一个数据驱动器12的内部结构例。图2中的数据驱动器12，拥有：时钟用反相器链20、平滑电路30、比较器40、多个数据用反相器链50及多个锁存器51。ICLK为时钟输入，OCLK为时钟输出，IDT1/2/3为数据输入，ODT1/2/3为供向相邻的数据驱动器12的数据输出，DDT1/2/3为供向液晶显示部分11的数据输出。 具体情况如图3所示，时钟用反相器链20拥有：相互串联的第1、第2、第3及第4反相器21、22、23、24，接在第1反相器21的电源一侧的第1电流源25，接在第3反相器23的接地一侧的第2电流源27。第1反相器21接收时钟输入ICLK，第4反相器24供给时钟输出OCLK。每一个反相器21～24都由P沟道型MOS(Metal Oxide Seiconductor)晶体管及N沟道型MOS晶体管构成。第1电流源25由P沟道型MOS晶体管构成；第2电流源27由N沟道型MOS晶体管构成。图3中的N1、N2、N3、N4及N5分别表示节点，节点N1为时钟输入端，节点N5为时钟输出端，VDD电源电压，VSS为接地电压(＝0V)，VTH为每一个反相器21～24的阈值电压。 平滑电路30作为积分器由电阻31和电容器32构成，这样以来，平滑电路30就将将时钟输出OCLK平滑化而得到的平均电压VAVE供给比较器40。 图3所示的基准电压产生电路45将基准电压VREF供给比较器40。只不过是，也可将基准电压产生电路45布置在数据驱动器12的外部。 比较器40，对加给非反相输入端子的平均电压VAVE和加给反相输入端子的基准电压VREF进行比较，当VAVE＜VREF时，比较器40供给控制第1电流源25的电流量的第1控制电压VCON1而让时钟输出OCLK的占空比增大；当VAVE＞VREF时，比较器40供给控制第2电流源27的电流量的第2控制电压VCON2而让时钟输出OCLK的占空比减小。 在图2中，介于每一个数据输入IDT1/2/3和锁存器51之间的数据用反相器链50，分别具有与图3所示的时钟用反相器链20一样的内部结构，且由第1及第2控制电压VCON1/2控制电流量。每一个锁存器51与来自反相器链20的时钟输出OCLK同步，锁存所对应的数据用反相器链50的输出，并将该锁存结果作为数据输出DDT1/2/3供出来。 图4示出了在时钟输入ICLK的占空比小于50％的情况下图3中的电路的工作情况。这里，设VREF＝VTH＝VDD/2成立。当将占空比小于50％的时钟输入ICLK施加给节点N1的时候，从平滑电路30输出的平均电压VAVE就比VDD/2低。这样以来，比较器40就分别输出使第1电流源25的电流量减小的那一方向的第1控制电压VCON1，和使第2电流源27的电流量增大的那一方向的第2控制电压VCON2。因为第1电流源25的电流量减少了以后，从电源电压VDD到节点N2的充电速度就下降，故如图4所示，节点N2的电压波形就显示出第1反相器21的输出的上升变晚。因为以该上升变晚了的波形为输入的第2反相器22在节点N2的电压达到阈值电压VTH以前不进行反相操作，故所得到的就是如节点N3的波形所示的电压。虽然第3反相器23上接着第2电流源27，但因第3反相器23进行通常的操作而有充足的电流流过第2电流源27，故第3反相器23输出如节点N4的波形所示的电压。因为第4反相器24为通常的反相器，故能得到如节点N5的波形所示的电压作时钟输出OCLK。比较一下节点N1和节点N5的电压波形可知，让时钟输入ICLK的下降时刻错开一些，就可使时钟输出OCLK的占空比接近50％。 图5示出了在时钟输入ICLK的占空比大于50％的情况下图3中的电路的工作情况。当将占空比大于50％的时钟输入ICLK施加给节点N1的时候，从平滑电路30输出的平均电压VAVE就此VDD/2高。这样以来，比较器40就分别输出使第1电流源25的电流量增加的那一方向的第1控制电压VCON1，和使第2电流源27的电流量减小的那一方向的第2控制电压VCON2。因为第1电流源25的电流很充分，故第1反相器21作为通常的反相器工作，而能得到如图5中的节点N2的波形所示的电压。因为第2反相器22也照样进行反相操作，故能够得到如节点N3的波形所示的电压。第3反相器23，因为第2电流源27的电流量减少了，从节点N4到接地电压VSS的放电速度下降，故如节点N4的波形所示第3反相器23的输出的下降就晚了。因为以该下降晚了的波形为输入的第4反相器24节点在N4的电压达到阈值电压VTH以前不进行反相操作，故所得到的就是如节点N5的波形所示的电压。此较一下节点N1和节点N5的电压波形可知，让时钟输入ICLK的上升时刻错开一些，就可使时钟输出OCLK的占空比接近50％。 图6和图4一样，示出了在时钟输入ICLK的占空比小于50％的状况下，时钟输入ICLK、数据输入IDT1、时钟输出OCLK及数据输出ODT1的波形。这里，设图2所示的每一个锁存器51是在时钟输出OCLK的上升及下降这两种时刻对数据输出ODT1/2/3进行锁存。 在图6所示的状况下，对时钟输入ICLK的上升而言，数据输入IDT1的保持时间不够。然而，根据图2中的数据驱动器12，时钟用反相器链20使时钟输出OCLK的下降延迟，且数据用反相器链50使数据输出ODT1的迁移延迟。因此，数据输出ODT1相对来自时钟用反相器链20的时钟输出OCLK的上升拥有充分的保持时间。结果是，能够正确地锁存施给锁存器51的数据输出ODT1。还有，时刻这样得以调整的时钟输出OCLK及数据输出ODT1/2/3供向下一级的数据驱动器12。需提一下，图2中的数据驱动器12还起确保数据的设定时间的作用。 图3中的时钟用反相器链20，还拥有：并联在第1电流源25上的第1副电流源26及并联在第2电流源27上的第2副电流源28。构成第1副电流源26的P沟道型MOS晶体管的栅极上施加了一定的偏压Vbias1；构成第2副电流源28的N沟道型MOS晶体管的栅极上施加了一定的偏压Vbias2。换句话说，第1副电流源26及第2副电流源28的电流不受所述第1及第2控制电压VCON1/2的控制。 当时钟输入ICLK的占空比极小的时候，有这样的可能性，即从比较器40输出的第1控制电压VCON1造成第1电流源25的电流量过小。这时候，节点N2的电压上升的倾斜度变得过于平缓，结果是当时钟输入ICLK的频率很高时，节点N2的电压就不能在该时钟输入ICLK上升之前超过第2反相器22的阈值电压VTH，节点N2的电压也就不能上升为高电平了。为防止出现这样的不良现象，采用总是由第1副电流源26向第1反相器21提供微小电流这一做法，而做到了节点N2的电压的上升的倾斜度不会过于平缓。在时钟输入ICLK的占空比极大的情况下也一样，是由第2副电流源28来防止发生同样的不良现象的。 图7示出了图3中的电路的变形例。图7所示的时钟用反相器链20，拥有：相互串联起来的第1反相器21及第2反相器22、在第1反相器21的电源一侧相互并联着的第1电流源25及第1副电流源26、在第1反相器21的接地一侧相互并联着的第2电流源27及第2副电流源28。由第1反相器21接收时钟输入ICLK，由第2反相器22提供时钟输出OCLK。 图8示出了在时钟输入ICLK的占空比小于50％的情况下图7中的电路的工作情况；图9示出了在时钟输入ICLK的占空比大于50％的情况下图7中的电路的工作情况。根据图7所示的结构，既可缩小电路规模，还可收到和图3所示的结构下一样的效果。另外，详细工作情况省略不提。 图10示出了图2的结构的变形例。图10中的结构中，为减少EMI(Electron-Magnetic Interference)，将分别拥有小振幅的时钟输入ICLK及数据输入IDT1/2/3加给数据驱动器12。多个电平位移器60为一在其内部将时钟输入ICLK及数据输入IDT1/2/3的小振幅提高到规定水平的部件。 图11示出了图3及图7中的基准电压产生电路45的内部结构之一例。图11中的基准电压产生电路45由梯子电阻46及开关47构成，将可变的基准电压VREF供向比较器40。若如上所述VREF＝VDD/2，就可让时钟输出OCLK的占空比接近50％。还有，若通过切换开关47而将基准电压VREF设定得低于VDD/2，就能将时钟输出OCLK的占空此调整得小于50％的值上；若通过切换开关47而将基准电压VREF设定得高于VDD/2，就能将时钟输出OCLK的占空比调整在大于50％的值上。 需提一下，构成反相器链20、50的反相器的数量并不限于上述的4个或2个。在从时钟输入ICLK到时钟输出OCLK仅进行微小的时刻调整的情况下，也可省略图2及图10中的数据用反相器链50。 综上所述，本发明所涉及的数据驱动器，能够借助一简单的电路结构确保时钟和数据间的设定时间及保持时间的容限，该数据驱动器作为用在要求高精细度的显示装置上的数据驱动器等用处是很大的。