错误检测码产生技术 [0001] 交叉参考 [0002] 本专利申请案主张约万诺维奇(JOVANOVIC)等人在2021年2月8日申请的标题为“错误检测码产生技术(ERROR DETECTION CODE GENERATION TECHNIQUES)”的第17/170, 462号美国专利申请案及约万诺维奇等人在2020年2月14日申请的标题为“错误检测码产生技术(ERROR DETECTION CODE GENERATION TECHNIQUES)”的第62/977,043号美国临时专利申请案的优先权，所述申请案中的每一者已转让其受让人，且所述申请案中的每一者以引用的方式明确地并入本文中。 背景技术 [0003] 下文大体上一或多个存储器系统，且具体来说，涉及错误检测码产生技术。 [0004] 存储器装置广泛用来将信息存储在各种电子装置，例如计算机、无线通信装置、相机、数字显示器等中。通过将存储器装置内的存储器单元编程为各种状态来存储信息。例如，二进制存储器单元可编程为两种受支持状态中的一者，其通常由逻辑1或逻辑0表示。在一些实例中，单个存储器单元可支持多于两种状态，可存储所述状态中的任一者。为了存取经存储信息，所述装置的组件可读取或感测存储器装置中的至少一种经存储状态。为了存储信息，所述装置的组件可将状态写入或编程在存储器装置中。 [0005] 存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等等。即使在缺乏外部电源的情况下，非易失性存储器，例如FeRAM也可长时间维持其经存储逻辑状态。当与外部电源断开连接时，易失性存储器装置，例如DRAM可能失去其经存储状态。FeRAM可能够实现与易失性存储器类似的密度，但由于使用铁电电容器作为存储装置而可能具有非易失性性质。 附图说明 [0006] 图1说明根据如本文中所公开的实例的支持错误检测码产生技术的系统的实例。 [0007] 图2说明根据如本文中所公开的实例的支持错误检测码产生技术的存储器裸片的实例。 [0008] 图3到5说明根据如本文中所公开的实例的支持错误检测码产生技术的实例位传输。 [0009] 图6说明根据如本文中所公开的实例的支持错误检测码产生技术的数据修改配置的实例。 [0010] 图7展示根据本公开的方面的支持错误检测码产生技术的存储器装置的框图。 [0011] 图8到11展示说明根据如本文中所公开的实例的支持错误检测码产生技术的一或若干方法的流程图。 具体实施方式 [0012] 改进存储器装置可包含增加存储器单元密度、提高读取/写入速度、提高可靠性、增加数据保留、降低功率消耗或降低制造成本，以及其它指标。 [0013] 存储器装置可(例如，从主机装置)接收命令以执行存取操作(例如，读取操作、写入操作、刷新操作)。存储器装置可识别与存取操作的执行相关联的用于传输到主机装置的数据(例如，第一组位)。存储器装置可计算与第一组位相关联的错误检测码(例如，循环冗余校验(CRC))以传输到主机装置。传输错误检测码(例如，除数据以外)可通过使主机装置能够检测或校正数据内的错误来增加到主机装置的数据传输的可靠性。在一些情况下，存储器装置可应用函数来在执行存取操作期间修改第一组位。例如，存储器装置可在将第一组位的一或多个位传输到主机装置之前修改所述位(例如，以降低功率消耗、提高传输的可靠性)。在一些情况下，存储器装置可与识别用于传输到主机装置的第一组位并行地或在识别用于传输到主机装置的第一组位之后确定用于修改数据的函数。因此，存储器装置可计算第一组位的错误检测码且重新计算经修改数据(例如，第二组位)的错误检测码。与仅计算单个错误检测码相比，执行两个相异错误检测码计算(例如，针对第一组位及针对第二组位)可能利用存储器裸片上的额外面积，增加处理时间且引起所述装置的额外延时。 [0014] 根据各个方面，存储器装置可基于第一错误检测码且在无需使用第二组位来执行相异错误检测码计算的情况下产生第二错误检测码。在一些情况下，这可减少由存储器装置用来确定第二错误检测码的时间量、面积及功率。存储器装置可基于第一错误检测码及与经修改位相关联的奇偶向量来产生第二错误检测码。即，存储器装置可确定在产生第二组位期间修改的第一组位的位的奇偶性。基于经确定奇偶性，存储器装置可修改第一错误检测码的一或多个位以产生第二错误检测码。因此，可在无需基于经修改数据来对错误检测码进行相异或完整的重新计算的情况下确定第二错误检测码。在一些情况下，存储器装置可基于用于修改数据的函数且独立于经修改的第二组位来确定在产生第二组位期间修改的位的奇偶性。因此，存储器装置可与执行数据修改以产生第二组位并行地计算第二错误检测码。 [0015] 首先，在如参考图1到2所描述的存储器系统及裸片的背景下描述本公开的特征。 在如参考图3到6所描述的位传输及数据修改配置的实例的背景下描述本公开的特征。通过与如参考图7到11所描述的错误检测码产生技术相关联的设备图及流程图进一步说明且参考所述设备图及流程图描述本公开的这些及其它特征。 [0016] 图1说明根据如本文中所公开的实例的支持错误检测码产生技术的系统100的实例。系统100可包含主机装置105、存储器装置110及将主机装置105与存储器装置110耦合的多个通道115。系统100可包含一或多个存储器装置110，但可在单个存储器装置(例如，存储器装置110)的背景下描述一或多个存储器装置110的方面。 [0017] 系统100可包含电子装置，例如计算装置、移动计算装置、无线装置、图形处理装置、车辆或其它系统的部分。例如，系统100可说明计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、因特网连接装置、车辆控制器等的方面。存储器装置110可为所述系统的可操作以存储系统100的一或多个其它组件的数据的组件。 [0018] 系统100的至少部分可为主机装置105的实例。主机装置105可为使用存储器来执行过程的装置内，例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、因特网连接装置、车辆控制器或某一其它固定或可携式电子装置以及其它实例内的处理器或其它电路系统的实例。在一些实例中，主机装置105可指代实施外部存储器控制器120的功能的硬件、固件、软件或其组合。 在一些实例中，外部存储器控制器120可被称为主机或主机装置105。 [0019] 存储器装置110可为可操作的以提供可由系统100使用或引用的物理存储器地址/空间的独立装置或组件。在一些实例中，存储器装置110可经配置以与一或多种不同类型的主机装置一起工作。主机装置105与存储器装置110之间的信令可为可操作的以支持以下项的一或多者：用来调制信号的调制方案；用于传达信号的各种引脚配置；用于主机装置105及存储器装置110的物理封装的各种形状因子；主机装置105与存储器装置110之间的时钟信令及同步；时序约定；或其它因素。 [0020] 存储器装置110可为可操作的以存储用于主机装置105的组件的数据。在一些实例中，存储器装置110可充当主机装置105的从属型装置(例如，响应于且执行由主机装置105通过外部存储器控制器120提供的命令)。此类命令可包含用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令中的一或多者。 [0021] 主机装置105可包含外部存储器控制器120、处理器125、基本输入/输出系统(BIOS)组件130或其它组件(例如一或多个外围组件或一或多个输入/输出控制器)中的一或多者。主机装置的组件可使用总线135彼此耦合。 [0022] 处理器125可为可操作的以对于系统100的至少部分或主机装置105的至少部分提供控制或其它功能性。处理器125可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或这些组件的组合。在此类实例中，处理器125可为中央处理单元(CPU)、图形处理单元(GPU)、通用GPU(GPGPU)或芯片上系统(SoC)的实例以及其它实例。在一些实例中，外部存储器控制器120可由处理器125实施或为处理器125的一部分。 [0023] BIOS组件130可为包含操作为固件的BIOS的软件组件，其可初始化及运行系统100或主机装置105的各种硬件组件。BIOS组件130还可管理处理器125与系统100或主机装置 105的各种组件之间的数据流。BIOS组件130可包含存储在只读存储器(ROM)、快闪存储器或其它非易失性存储器中的一或多者中的程序或软件。 [0024] 存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160(例如，存储器芯片)以支持用于数据存储的所期望容量或指定容量。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165‑a、本地存储器控制器165‑b、本地存储器控制器165‑N)及存储器阵列170(例如，存储器阵列170‑a、存储器阵列170‑b、存储器阵列170‑N)。存储器阵列170可为存储器单元集合(例如，一或多个栅格、一或多个存储体、一或多个片块、一或多个区段)，其中每一存储器单元可操作以存储至少一个数据位。包含两个或更多个存储器裸片的存储器装置110可被称为多裸片存储器或多裸片封装或多芯片存储器或多芯片封装。 [0025] 装置存储器控制器155可包含可操作以控制存储器装置110的操作的电路、逻辑或组件。装置存储器控制器155可包含使存储器装置110能够执行各种操作的硬件、固件或指令且可为可操作的以接收、传输或执行与存储器装置110的组件相关的命令、数据或控制信息。装置存储器控制器155可为可操作的以与外部存储器控制器120、一或多个存储器裸片 160、或处理器125中的一或多者进行通信。在一些实例中，装置存储器控制器155可控制本文中结合存储器裸片160的本地存储器控制器165所描述的存储器装置110的操作。 [0026] 本地存储器控制器165(例如，在存储器裸片160本地)可为可操作的以控制存储器裸片160的操作。在一些实例中，本地存储器控制器165可为可操作的以与装置存储器控制器155进行通信(例如，接收或传输数据或命令或两者)。在一些实例中，存储器装置110可不包含装置存储器控制器155及本地存储器控制器165，或外部存储器控制器120可执行本文中所描述的各种功能。因而，本地存储器控制器165可为可操作的以与装置存储器控制器 155进行通信，与其它本地存储器控制器165进行通信，或与外部存储器控制器120或处理器 125直接进行通信，或其组合。本地存储器控制器165可为可操作以控制存储器裸片160的一或多个功能的电路系统的实例。另外或替代地，本地存储器控制器165可为存储器装置110的处理器的实例，其例如作为外部存储器控制器(例如，参考图1所描绘及所描述的外部存储器控制器120)的替代或补充来管理存储器裸片160根据命令或指令的操作。可被包含在装置存储器控制器155或本地存储器控制器165或两者中的组件的实例可包含用于(例如，从外部存储器控制器120)接收信号的接收器、用于传输信号(例如，到外部存储器控制器 120)的传输器、用于对经接收信号进行解码或解调的解码器、用于对待传输信号进行编码或调制的编码器、处理单元，或可操作用于支持装置存储器控制器155或本地存储器控制器 165或两者的所描述操作的各种其它电路或控制器。 [0027] 外部存储器控制器120可为可操作的以实现系统100或主机装置105的组件(例如，处理器125)与存储器装置110之间的信息、数据或命令中的一或多者的传达。外部存储器控制器120可转换或转译在主机装置105的组件与存储器装置110之间交换的通信。在一些实例中，可由处理器125实施本文中所描述的外部存储器控制器120或系统100或主机装置105的其它组件，或其功能。例如，外部存储器控制器120可为由处理器125或系统100或主机装置105的其它组件实施的硬件、固件或软件，或其某一组合。尽管外部存储器控制器120被描绘为在存储器装置110外部，但在一些实例中，可由存储器装置110的一或多个组件(例如，装置存储器控制器155、本地存储器控制器165)实施本文中所描述的外部存储器控制器120或其功能或反之亦然。 [0028] 主机装置105的组件可使用一或多个通道115来与存储器装置110交换信息。通道 115可为可操作的以支持外部存储器控制器120与存储器装置110之间的通信。每一通道115可为在主机装置105与所述存储器装置之间载送信息的传输媒体的实例。每一通道115可包含在与系统100的组件相关联的端子之间的一或多个信号路径或传输媒体(例如，导体)。信号路径可为可操作以载送信号的导电路径的实例。例如，通道115可包含第一端子，所述第一端子包含在主机装置105处的一或多个引脚或垫及在存储器装置110处的一或多个引脚或垫。引脚可为系统100的装置的导电输入或输出点的实例，且引脚可为可操作的以充当通道的部分。 [0029] 通道115(及相关联信号路径及端子)可专用于传达一或多种类型的信息。例如，通道115可包含一或多个命令及地址(CA)通道186、一或多个时钟信号(CK)通道188、一或多个数据(DQ)通道190、一或多个其它通道192或其组合。在一些实例中，可使用单数据速率(SDR)信令或双数据速率(DDR)信令来通过通道115传达信令。在SDR信令中，可对于每一时钟周期(例如，在时钟信号的上升或下降边缘上)寄存信号的一个调制符号(例如，信号电平)。在DDR信令中，可对于每一时钟周期(例如，在时钟信号的上升边缘及下降边缘两者上)寄存信号的两个调制符号(例如，信号电平)。 [0030] 在一些实例中，CA通道186可为可操作的以在主机装置105与存储器装置110之间传达命令，包含与命令相关联的控制信息(例如，地址信息)。例如，CA通道186可包含具有所期望数据的地址的读取命令。在一些实例中，CA通道186可包含用来对地址或命令数据中的一或多者进行解码的任何数目个信号路径(例如，八个或九个信号路径)。 [0031] 在一些实例中，数据通道190可为可操作的以在主机装置105与存储器装置110之间传达数据或控制信息中的一或多者。例如，数据通道190可传达待写入到存储器装置110的信息(例如，双向)或从存储器装置110读取的信息。 [0032] 在一些实例中，错误通道193可为可操作的以传达错误检测信号，例如校验和，以改进系统可靠性。错误通道193可包含任何数量的信号路径。 [0033] 通道115可包含任何数量的信号路径或引脚(包含单个信号路径)。在一些实例中，通道115可包含多个个别信号路径。例如，通道可为x4(例如，包含四个信号路径)、x8(例如，包含八个信号路径)、x16(包含十六个信号路径)等。 [0034] 主机装置105可通过CA通道186将存取命令(例如，读取命令)传达到存储器装置 110。存取命令可指示存储在存储器装置110的存储器阵列170内的第一组位。基于存取命令，存储器装置110可识别第一组位以通过DQ通道190传输到主机装置105。存储器装置110可计算错误检测码且通过错误通道193将错误检测码传输到主机装置105。在一些情况下，存储器装置110可在存取操作期间通过将修改函数应用于第一组位来修改数据。在此，存储器装置110可通过DQ通道190将经修改数据(例如，第二组位)传输到主机装置105，而不是将第一组位传输到主机装置105。另外，存储器装置110可产生与经修改数据相关联的第二错误检测码且通过错误通道193将第二错误检测码(例如，而不是第一错误检测码)传输到主机装置105。存储器装置110可通过修改第一错误检测码且在无需基于经修改数据来重新计算错误检测码的情况下产生第二错误检测码。存储器装置110可基于经修改以产生那个第二组位的(例如，第一组位的)位的奇偶性来修改第一错误检测码。在一些情况下，存储器装置110可与执行修改函数以产生第二组位并行地确定第二错误检测码。 [0035] 图2说明根据如本文中所公开的实例的支持错误检测码产生技术的存储器裸片 200的实例。存储器裸片200可为参考图1所描述的存储器裸片160的实例。在一些实例中，存储器裸片200可被称为存储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含可各自可编程以存储不同逻辑状态(例如，一组两种或更多种可能状态中的经编程者)的一或多个存储器单元205。例如，存储器单元205可为可操作的以一次存储一个信息位(例如，逻辑0或逻辑1)。在一些实例中，存储器单元205(例如，多电平存储器单元)可为可操作的以一次存储多于一个信息位(例如，逻辑00、逻辑01、逻辑10、逻辑11)。在一些实例中，存储器单元205可布置成阵列，例如参考图1所描述的存储器阵列170。 [0036] 存储器单元205可将代表可编程状态的电荷存储在电容器中。DRAM架构可包含电容器，所述电容器包含电介质材料以存储代表可编程状态的电荷。在其它存储器架构中，其它存储器装置及组件也是可能的。例如，可采用非线性电介质材料。存储器单元205可包含逻辑存储组件，例如电容器230，及切换组件235。电容器230可为电介质电容器或铁电电容器的实例。电容器230的节点可与电压源240耦合，所述电压源可为单元板参考电压，例如Vp1，或可为接地，例如Vss。 [0037] 存储器裸片200可包含布置成图案，例如栅格状图案的一或多个存取线(例如，一或多个字线210及一或多个数字线215)。存取线可为与存储器单元205耦合的导电线且可用来对存储器单元205执行存取操作。在一些实例中，字线210可被称为行线。在一些实例中，数字线215可被称为列线或位线。在不失理解或操作的情况下，对存取线、行线、列线、字线、数字线或位线或其类似物的引用是可互换的。存储器单元205可定位在字线210与数字线 215的相交点处。 [0038] 可通过激活或选择例如字线210或数字线215中的一或多者的存取线来对存储器单元205执行例如读取及写入的操作。通过加偏压于字线210及数字线215(例如，将电压施加到字线210或数字线215)，单个存储器单元205可在其相交点处被存取。呈二维或三维配置的字线210与数字线215的相交点可被称为存储器单元205的地址。 [0039] 可通过行解码器220或列解码器225控制对存储器单元205的存取。例如，行解码器 220可从本地存储器控制器260接收行地址，所述本地存储器控制器可为经配置以执行离散任务的逻辑或电路系统，或在一些情况下可为或包含(作为代替或补充)管理接口的主机侧上的控制器(例如，参考图1所描绘及所描述的外部存储器控制器120)的操作的更复杂组件部分。本地存储器控制器260可基于经接收行地址来激活字线210。列解码器225可从本地存储器控制器260接收列地址且可基于经接收列地址来激活数字线215。 [0040] 选择或取消选择存储器单元205可通过使用字线210激活或取消激活切换组件235来完成。电容器230可使用切换组件235来与数字线215耦合。例如，电容器230可在切换组件 235被取消激活时与数字线215隔离，且电容器230可在切换组件235被激活时与数字线215耦合。 [0041] 感测组件245可为可操作的以检测存储在存储器单元205的电容器230上的状态(例如，电荷)且基于经存储状态来确定存储器单元205的逻辑状态。感测组件245可包含用来放大或以其它方式转换起因于存取存储器单元205的信号的一或多个感测放大器。感测组件245可将从存储器单元205检测到的信号与参考250(例如，参考电压)进行比较。存储器单元205的经检测逻辑状态可作为感测组件245的输出提供(例如，提供到输入/输出255)，且可向包含存储器裸片200的存储器装置的另一组件指示经检测逻辑状态。 [0042] 本地存储器控制器260可通过各种组件(例如，行解码器220、列解码器225、感测组件245)控制对存储器单元205的存取。本地存储器控制器260可为参考图1所描述的本地存储器控制器165的实例。在一些实例中，行解码器220、列解码器225及感测组件245中的一或多者可与本地存储器控制器260共置。本地存储器控制器260可为可操作的以从一或多个不同存储器控制器(例如，与主机装置105相关联的外部存储器控制器120、与存储器裸片200相关联的另一控制器)接收命令或数据中的一或多者，将所述命令或数据(或两者)转译成可由存储器裸片200使用的信息，对存储器裸片200执行一或多个操作，且基于执行一或多个操作来将数据从存储器裸片200传达到主机装置105。本地存储器控制器260可产生行信号及列地址信号以激活目标字线210及目标数字线215。本地存储器控制器260还可产生及控制在操作存储器裸片200期间使用的各种电压或电流。一般来说，本文中所论述的经施加电压或电流的振幅、形状或持续时间可变动且对于在操作存储器裸片200时所论述的各种操作可不同。 [0043] 本地存储器控制器260可为可操作的以对存储器裸片200的一或多个存储器单元 205执行一或多个存取操作。存取操作的实例可包含写入操作、读取操作、刷新操作、预充电操作或激活操作等等。在一些实例中，存取操作可由本地存储器控制器260响应于各种存取命令(例如，来自主机装置105)而执行或以其它方式协调。本地存储器控制器260可为可操作以执行在此未列出的其它存取操作或与存储器裸片200的操作相关但与存取存储器单元 205不直接相关的其它操作。 [0044] 本地存储器控制器260可为可操作的以对存储器裸片200的一或多个存储器单元 205执行读取操作(例如，感测操作)。在读取操作期间，可确定存储在存储器裸片200的存储器单元205中的逻辑状态。本地存储器控制器260可识别对其执行读取操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205耦合的目标字线210及目标数字线215(例如，目标存储器单元205的地址)。本地存储器控制器260可激活目标字线210及目标数字线215(例如，将电压施加到字线210或数字线215)以存取目标存储器单元205。目标存储器单元205可响应于加偏压于存取线而将信号传送到感测组件245。感测组件245可放大信号。本地存储器控制器260可激活感测组件245(例如，锁存所述感测组件)且由此将从存储器单元205接收的信号与参考250进行比较。基于那个比较，感测组件245可确定存储在存储器单元205上的逻辑状态。 [0045] 感测组件245可与错误检测电路系统265耦合。错误检测电路系统265可经配置以产生从存储器裸片200读取的数据的错误检测码。例如，感测组件245可从所述存储器裸片接收第一组位且将第一组位传达到错误检测电路系统265。错误检测电路系统265可产生与第一组位相关联的第一错误检测码。本地存储器控制器260还可在存取操作期间修改第一组位(例如，本地存储器控制器260可反转一或多个个别数据通道的一或多个位)且产生用于从存储器裸片200传输到主机装置的第二组位。在一些实例中，错误检测电路系统265可使用第一错误检测码来产生与第二组位相关联的第二错误检测码。例如，错误检测电路系统265可基于由本地存储器控制器260应用于第一组位的数据修改函数来确定用于产生待应用于第一错误检测码的奇偶向量的函数。本地存储器控制器260接着可将第一错误检测码及第二错误检测码传输到主机装置105，如参考图1所描述。 [0046] 图3说明根据如本文中所公开的实例的支持错误检测码产生技术的位传输300。位传输300可为由存储器装置传输到主机装置的位(例如，如参考图1及2所描述)的实例。位传输300可包含在数据突发320期间传输两组位325及对应错误检测码315。存储器装置可通过包含DQ引脚305的数据通道(例如，如参考图1所描述)将若干组位325传输到主机装置。存储器装置可另外计算与若干组位325中的每一者相关联的错误检测码315。存储器装置可通过如参考图1所描述的错误检测码通道将错误检测码315传输到主机装置。 [0047] 当存储器装置从主机装置接收到存取命令(例如，读取命令)时，存储器装置可识别用于传输到主机装置的一或多组位325。例如，读取命令可指示存储器装置的存储器阵列内的地址(例如，如参考图1及2所描述)。存储器装置可通过读取由读取命令内的地址指示的一或多个存储器单元来执行读取命令。经识别的若干组位325可对应于由读取命令内的地址指示的存储器单元存储的逻辑值。在一个实例中，读取命令可指示跨越16位数据突发 320的一组位325‑a及一组位325‑b两者。 [0048] 存储器装置可计算与若干组位325中的每一者相关联的错误检测码(例如，CRC码字)。例如，错误检测电路系统(例如，如参考图2所描述)可计算一组位325‑a的错误检测码 315‑a及一组位325‑b的错误检测码315‑b。存储器装置可计算与两个半部中的全数据突发 320相关联的错误检测码315。例如，存储器装置可基于72位的一组位325‑a来计算8位错误检测码315‑a。另外，存储器装置可基于相异的72位的一组位325‑b来计算8位错误检测码 315‑b。每一错误检测码315的每一位可基于相关联的一组位325中的位的一部分的奇偶性来计算，其中位的所述部分可通过将多项式应用于一组位325来确定。例如，存储器装置可通过确定来自由多项式指示的一组位325‑a的位的第一部分的奇偶性来计算错误检测码 315‑a的位0。另外，存储器装置可通过确定来自由不同多项式指示的一组位325‑a的位的第二部分的奇偶性来计算错误检测码315‑a的位1。在此，第一及第二部分可包含来自一组位 325‑a的一些相同位及来自一组位325‑a的一些不同位(例如，基于多项式)。 [0049] 在一些情况下，存储器装置可在执行存取操作期间修改一组位325。例如，存储器装置可将修改函数应用于若干组位325中的每一者以产生经修改的若干组位325。在一些情况下，存储器装置可通过将多项式应用于若干组位325中的每一者及确定由多项式指示的位的每一部分的奇偶性来重新计算错误检测码315。在一些其它情况下，存储器装置可基于应用于若干组位325中的每一者的修改函数来修改错误检测码315(例如，而不是重新计算错误检测码315)。在此，存储器装置可基于经修改以产生经修改的若干组位325的若干组位 325中的每一者内的位的奇偶性来修改错误检测码。例如，存储器装置可最初基于一组位 325‑b内的位的一部分的奇偶性来计算错误检测码315‑b的位8，其中所述位的所述部分是由多项式指示。存储器装置可确定经修改以产生经修改数据的位的部分内的位的奇偶性。 如果经修改以产生经修改数据的位的部分内的位的奇偶性是偶数，那么存储器装置可维持错误检测码315‑b的位8的逻辑值。替代地，如果经修改以产生经修改数据的位的部分内的位的奇偶性是奇数，那么存储器装置可改变错误检测码315‑b的位8的逻辑值。 [0050] 存储器装置可通过一定数量的(例如，八个)DQ引脚305及数据总线反转(DBI)引脚 307传输数据突发320。存储器装置可在离散突发位置310期间传输若干组位325的子集。例如，存储器装置可在突发位置310‑a期间传输位0、8、16、24、32、40、48、56及64且存储器装置可在突发位置310‑b期间传输位1、9、17、25、33、41、49、57及65。DBI引脚307可输出指示在对应突发位置310内传输的数据是否被反转的数据。即，由DBI引脚307传输的第一逻辑值(例如，逻辑值‘0’或逻辑值‘1’)可指示同一突发位置310内的位中的每一者未被反转，而由DBI引脚307传输的不同逻辑值可指示同一突发位置310内的位中的每一者被反转。例如，由DBI引脚307输出的一组位325‑a的位64可为逻辑值'1'以指示突发位置310‑a内的数据被反转。 在另一实例中，由DBI引脚307输出的一组位325‑b的位71可为逻辑值‘0’以指示突发位置 310‑n内的数据未被反转。 [0051] 存储器装置可通过第二通道(例如，如参考图1所描述的错误通道)传输错误检测码315。在一些实例中，存储器装置可根据全数据速率或跨整个数据突发320来传输错误检测码315‑a。在此，存储器装置可在数据突发320内的前八个突发位置310(例如，突发位置 310‑a到突发位置310‑h)期间传输错误检测码315‑a的位中的每一者且在数据突发320内的随后八个突发位置310(例如，突发位置310‑i到突发位置310‑p)期间传输错误检测码315‑b的位中的每一者。在其它实例中，存储器装置可根据半数据速率或跨半个数据突发320来传输错误检测码315。在此，存储器装置可通过对错误检测码315‑a及315‑b执行逻辑函数来减少错误检测码315内的错误检测位的数量。例如，存储器装置可通过使用错误检测码315‑a与错误检测码315‑b执行异或(XOR)运算来产生第三错误检测码。在此，存储器装置可在16位数据突发320的八个位内传输第三错误检测码。 [0052] 主机装置可接收在数据突发320内传输的若干组位325及错误检测码315。主机装置可使用错误检测码315来执行错误检测操作以检测或校正若干组位325内的错误。 [0053] 图4说明根据如本文中所公开的实例的支持错误检测码产生技术的位传输400。位传输400可说明从存储器装置(例如，如参考图1及2所描述的存储器装置110、存储器裸片 200)传输到主机装置(例如，如参考图1所描述的主机装置105)的位。位传输400可包含如参考图3所描述的位传输300的方面。例如，一组位425可为一组位325的实例，且错误检测码 415可为错误检测码315的实例。存储器装置可通过如参考图1到3所描述的错误检测码通道将错误检测码415传输到主机装置。 [0054] 如参考图1到3所描述，存储器装置可从主机装置接收存取命令且基于经接收存取命令来识别第一组位425。例如，在执行读取命令期间，存储器装置可识别用于传输到主机装置的位425。另外，存储器装置可基于经识别的一组位425来计算错误检测码415。在一些情况下，错误检测码415的位中的每一者可指示一组位425的一部分的奇偶性，其中与错误检测码415的每一位相关联的所述一组位的所述部分可由多项式定义。 [0055] 在一些情况下，存储器装置可在执行存取操作期间修改一组位425。例如，存储器装置可将修改函数应用到一组位425以产生经修改的一组位425。修改函数可为预定义的或预配置的。另外或替代地，修改函数可由主机装置向存储器装置指示。在位传输400的实例中，修改函数可基于与DQ引脚405及DBI引脚407相关联的输入。即，存储器装置可确定基于与每一DQ引脚405相关联的输入及与DBI引脚407相关联的输入来将预配置修改函数应用于一组位425的奇数位中的每一者。在一些其它情况下，修改函数可应用于任何数量的位(例如，一组位425内的偶数位、一组位425内的所有位)。另外，修改函数可基于除DQ引脚405输入之外或以外的输入。例如，修改函数可基于一组位425内的位的突发位置。另外，一组位 425内的位的一部分可被屏蔽(例如，基于DQ引脚405或突发位置)。 [0056] 在此，修改函数可规定一组位425中的每一奇数位可基于与每一DQ引脚405相关联的旗标或指示符位来反转。例如，如果与DQ引脚405‑a相关联的旗标或指示符位是逻辑值‘0’，那么与DQ引脚405‑a相关联的每一奇数位可被反转。例如，如果与DQ引脚405‑a相关联的旗标或指示符位是逻辑值‘0’，那么位1、3、5及7可被反转。在这个实例中，一组位425(例如，与DQ引脚405相关联)内的位可基于应用于与使用旗标或指示符的那个QD引脚405相关联的位的逻辑函数(例如，异或非(XNOR)逻辑函数)来反转。例如，与DQ引脚405‑b相关联的每一奇数位可与和DQ引脚405‑b相关联的指示符位或旗标进行XNOR运算。因此，如果旗标或指示符是逻辑值‘0’，那么所述位可被反转。另外，如果旗标或指示符是逻辑值‘1’，那么所述位不可被反转。在一些情况下，与每一DQ引脚405相关联的指示符位或旗标可由存储器装置预配置或已知。另外或替代地，与每一DQ引脚405相关联的指示符位或旗标可(例如，由主机装置)动态地向存储器装置指示。 [0057] 存储器装置可基于应用于一组位425的修改来修改错误检测码415(例如，在应用修改函数之前对一组位425进行计算)。存储器装置可基于经修改以产生经修改的一组位 425的一组位425内的位的奇偶性来修改错误检测码415。即，错误检测码415的每一位可基于一组位425的预定义部分(例如，由多项式预定义)的奇偶性来计算。存储器装置可对于错误检测码415的每一位，确定待基于修改函数反转的一组位425的预定义部分内的位的奇偶性。如果经修改以产生经修改数据的一组位425的部分内的位的奇偶性是偶数，那么存储器装置可维持错误检测码415内的对应位的逻辑值。替代地，如果经修改以产生经修改数据的位的部分内的位的奇偶性是奇数，那么存储器装置可反转错误检测码415内的对应位的逻辑值。 [0058] 图5说明根据如本文中所公开的实例的支持错误检测码产生技术的位传输500。位传输500可说明从存储器装置(例如，如参考图1及2所描述的存储器装置110、存储器裸片 200)传输到主机装置(例如，如参考图1所描述的主机装置105)的位。位传输500可包含如参考图3及4所描述的位传输300及400的方面。例如，一组位525可为一组位325或425的实例，且错误检测码515可为错误检测码315或415的实例。存储器装置可通过如参考图1到4所描述的错误检测码通道将错误检测码515传输到主机装置。 [0059] 存储器装置可从主机装置接收存取命令且基于经接收存取命令来识别第一组位 525。例如，在执行读取命令期间，存储器装置可识别用于传输到主机装置的位525。另外，存储器装置可基于经识别的一组位525来计算错误检测码515。在一些情况下，错误检测码515的位中的每一者可指示一组位525的一部分的奇偶性，其中与错误检测码515的每一位相关联的所述一组位的所述部分可由多项式定义。 [0060] 在一些情况下，存储器装置可在执行存取操作期间修改一组位525。例如，存储器装置可将修改函数应用于一组位525以产生经修改的一组位525。修改函数可为预定义的或预配置的。另外或替代地，修改函数可由主机装置向存储器装置指示。在位传输500的实例中，修改函数可基于与突发位置510相关联的输入。在此，修改函数可规定每一奇数突发位置(例如，突发位置510‑b、510‑d、510‑f或510‑h)可基于与每一突发位置510相关联的旗标或指示符位来反转。例如，如果与突发位置510‑b相关联的旗标或指示符位是逻辑值‘0’，那么与突发位置510‑a相关联的每一奇数位可被反转。例如，如果与突发位置510‑b相关联的旗标或指示符位是逻辑值‘0’，那么位1、9、17、25、33、41、49、57及65可被反转。在这个实例中，与待(例如，根据修改函数)修改的突发位置510相关联的位可基于应用于使用旗标或指示符的那个突发位置510内的位的逻辑函数(例如，异或非(XNOR))来反转。例如，与突发位置510‑d相关联的每一奇数位可与和突发位置510‑d相关联的指示符位或旗标进行XNOR运算。因此，如果旗标或指示符是逻辑值‘0’，那么所述位可被反转。另外，如果旗标或指示符是逻辑值‘1’，那么所述位不可被反转。在一些情况下，与每一突发位置510相关联的指示符位或旗标可由存储器装置预配置或已知。另外或替代地，与每一突发位置510相关联的指示符位或旗标可(例如，由主机装置)动态地向存储器装置指示。 [0061] 存储器装置可基于应用于一组位525的修改来修改错误检测码515(例如，在应用修改函数之前对一组位525进行计算)。存储器装置可基于经修改以产生经修改的一组位 525的一组位525内的位的奇偶性来修改错误检测码515。即，错误检测码515的每一位可基于一组位525的预定义部分(例如，由多项式预定义)的奇偶性来计算。存储器装置可对于错误检测码515的每一位，确定待基于修改函数反转的一组位525的预定义部分内的位的奇偶性。如果经修改以产生经修改数据的一组位525的部分内的位的奇偶性是偶数，那么存储器装置可维持错误检测码515内的对应位的逻辑值。替代地，如果经修改以产生经修改数据的位的部分内的位的奇偶性是奇数，那么存储器装置可反转错误检测码515内的对应位的逻辑值。出于说明目的而展示图4及5中所展示的基于修改函数的数据修改的实例且考虑额外数据修改。例如，可考虑使用多种逻辑函数(例如，XOR、XNOR)或逻辑函数组合基于修改指示符对突发位置或DQ引脚的数据修改的任何组合。 [0062] 图6说明根据如本文中所公开的实例的支持错误检测码产生技术的实例数据修改配置600。数据修改配置600可包含如参考图1到5所描述的系统、存储器裸片及位传输的方面。例如，多项式610可应用于如参考图3到5所描述的一组位。另外，错误检测码615可为如参考图3到5所描述的错误检测码的实例。数据修改配置600可说明用来确定与一组位相关联的错误检测码615的多项式610。多项式610可包含来自与DQ引脚605及DBI引脚607中的每一者相关联的一组位的位。存储器装置可对第一组位620执行数据修改630以产生第二组位 625且存储器装置可基于数据修改630来修改错误检测码615。 [0063] 存储器装置可产生包含一组位的多项式610以计算与基于接收存取命令来识别的一组位(例如，包含第一组位620)相关联的错误检测码615。即，错误检测码615内的每一位可指示多项式610的同一行内每一位的奇偶性。在一些情况下，多项式610的每一行可对应于整个一组位的一部分。例如，错误检测码615的位0可指示多项式610的第一行内的位的奇偶性且错误检测码615的位1可指示多项式610的第二行内的位的奇偶性。多项式内的位中的每一者可与DQ引脚605或DBI引脚407相关联。 [0064] 存储器装置可执行数据修改630以产生包含第二组位625的第二组位。尽管数据修改630是相对于应用于数据相关联的DQ引脚605‑e的数据修改630进行展示，但可对与每一DQ引脚605及DBI引脚607相关联的数据执行类似数据修改630。数据修改630可基于预配置或预定义的修改函数及一或多个输入(例如，与DQ引脚405、数据的突发位置相关联)。在此，数据修改630可基于DQ引脚405输入且可应用于所述一组位内的每一奇数位(例如，如参考图4所说明)。 [0065] 在产生包含第二组位625的经修改数据之前，存储器装置可计算有关数据的错误检测码615(例如，基于多项式610)。因此，存储器装置可基于数据修改630来更新错误检测码615。在此，数据修改630可应用于奇数位且基于与DQ引脚405及DBI引脚407相关联的输入。存储器装置可确定基于在数据修改630期间修改的位的奇偶性来修改错误检测码615。 存储器装置可确定可在数据修改630期间反转的位的可能数量(例如，取决于旗标或指示符的值)。存储器装置可确定可基于修改函数在所述一组位的子集内反转的位的可能数量。 即，如果修改函数是基于与突发位置相关联的输入，那么存储器装置可确定在各自与同一突发位置相关联的位的子集内反转的位的可能数量。在此，数据修改可基于与DQ引脚405及DBI引脚407相关联的输入。因此，存储器装置可确定可在与同一DQ引脚405及DBI引脚407相关联的位的每一子集内反转的位的可能数量。 [0066] 第一组位620说明多项式610内的位中的每一者且第二组位625说明可能反转位(例如，根据数据修改函数)。例如，存储器装置可识别可在数据修改630期间反转的与DQ引脚605‑e相关联的数据子集内的位(例如，第一组位620)。对于错误检测码615的位0，存储器装置可识别位39及35可被反转，因为它们是奇数。即，存储器装置可确定第一组位620的位 34在数据修改630期间不可被反转而与和DQ引脚605‑e相关联的输入无关，这是因为位34是偶数位。在这个实例中，存储器装置可确定与错误检测码615的位0相关联的两个位可被反转，与错误检测码615的位1相关联的一个位可被反转，且与错误检测码615的位2相关联的三个位可被反转。 [0067] 存储器装置可确定哪个数据子集包含可能数目个奇数反转位。即，存储器装置可确定忽略包含偶数数目个可能反转位的数据子集，因为偶数数目个位反转可能不会影响与那些位相关联的奇偶性。在数据修改配置600的实例中，存储器装置可识别与错误检测码 615的位0、位4、位6及位7相关联的位子集包含可被反转的偶数数量的位。另外，存储器装置可识别与错误检测码的位1、位2、位3及位5相关联的位子集包含可被反转的奇数数量的位。 [0068] 存储器装置可基于修改函数来确定哪些数据子集包含数个奇数可能反转位。即，存储器装置可独立于执行数据修改来确定哪些数据子集包含所述数个可能反转位。因此，存储器装置可在执行数据修改操作之前(或与执行数据修改操作并行地)确定哪些数据子集包含数个奇数可能反转位。在一些情况下，存储器装置可配置电路系统(例如，可编程逻辑或控制可配置逻辑的寄存器)以基于修改函数来确定哪些数据子集包含所述数个奇数可能反转位。 [0069] 存储器装置可基于包含奇数数量的可能反转位的经识别子集来执行逻辑函数。 即，存储器装置可包含与奇数数量的可能反转位相关联的子集且忽视与偶数数量的位相关联的子集。例如，存储器装置可对于错误检测码的位中的每一者执行逻辑函数。在数据修改配置600的实例中，存储器装置可对于错误检测码615的每一位，使用与DQ引脚605相关联的旗标或指示符中的每一者或与奇数数量的可能反转位相关联的DBI引脚607来执行逻辑函数(例如，XOR函数、XNOR函数)。例如，存储器装置可确定对于错误检测码615的位0，与DQ引脚605‑h、DQ引脚605‑d、DQ引脚605c及DQ引脚605‑a相关联的位可与奇数数量的可能反转位相关联。存储器装置可随后执行与DQ引脚605‑h、DQ引脚605‑d、DQ引脚605‑c及DQ引脚605‑a相关联的指示符的逻辑函数(例如，XNOR函数、XOR函数)以确定与错误检测码615的位0相关联的奇偶校验位。因此，存储器装置可对于错误检测码615的每一位，确定反转位的奇偶性(例如，包含与错误检测码615的每一位相关联的条目的奇偶向量)。如果存储器装置使用预配置电路系统来确定哪些数据子集包含奇数数目个可能反转位，那么存储器装置可将指示符或旗标输入到预配置电路系统。在此，所述电路系统可基于指示符或旗标来确定与错误检测码615相关联的奇偶校验位。 [0070] 存储器装置接着可执行逻辑函数以确定与错误检测码615的位中的每一者的经修改位相关联的奇偶性。例如，存储器装置可对于错误检测码615的每一位，基于错误检测码 615的最初计算位及反转位的经确定奇偶性来执行逻辑函数(例如，XOR函数、XNOR函数)。因此，存储器装置可基于数据修改630来修改错误检测码615的位，而无需重新计算错误检测码615。另外，存储器装置可与对数据执行数据修改630并行地(例如，与对数据执行数据修改630同时、在对数据执行数据修改630之前)修改错误检测码615。 [0071] 图7展示根据如本文中所公开的实例的支持错误检测码产生技术的存储器装置 705的框图700。存储器装置705可为如参考图1到6所描述的存储器装置的方面的实例。存储器装置705可包含错误检测码管理器710、错误检测码修改器715、输入标识符管理器720、引脚标识符管理器725、奇偶校验位管理器730、读取命令管理器735、位标识符管理器740、位修改器管理器745及位传输器管理器750。这些模块中的每一者可直接或间接地彼此进行通信(例如，经由一或多个总线)。 [0072] 错误检测码管理器710可计算与第一组位相关联的第一错误检测码，所述第一错误检测码用于通过第二通道从存储器装置传输到主机装置。在一些实例中，错误检测码管理器710可执行第一函数以计算与所述第一组位相关联的第一错误检测码。在一些情况下，所述第一错误检测码内的每一位指示与用于传输的所述第一组位的子集相关联的奇偶性。 在一些例子中，所述第一组位的每一子集包含与所述第一通道内的一组引脚中的每一引脚相关联的所述第一组位的至少一个位。在一些实例中，所述第一错误检测码内的每一位指示与用于传输的所述第一组位的子集相关联的奇偶性。 [0073] 错误检测码修改器715可修改所述第一错误检测码的一或多个位以基于所述第一组位的所述经修改的一或多个位的奇偶性来产生第二错误检测码。在一些情况下，错误检测码修改器715可在完成执行所述第一函数之前，识别用于基于修改所述第一组位的所述一或多个位来修改所述第一错误检测码的一或多个位的第二函数。在一些例子中，错误检测码修改器715可执行所述第二函数以修改所述第一错误检测码以获得与所述第二组位相关联的第二错误检测码。在一些实例中，错误检测码修改器715可基于与用于传输的所述第一组位的每一子集相关联的奇偶校验位的极性来识别经修改以产生所述第二错误检测码的所述第一错误检测码的所述一或多个位，其中修改所述第一错误检测码的所述一或多个位以产生所述第二错误检测码是基于识别所述第一错误检测码的所述一或多个位。在一些情况下，错误检测码修改器715可反转所述第一错误检测码的所述一或多个位以产生所述第二错误检测码，其中修改所述第一错误检测码的所述一或多个位是基于反转所述一或多个位。 [0074] 在一些例子中，错误检测码修改器715可基于与用于传输的所述第一组位的每一子集相关联的所述奇偶校验位的极性来识别待在执行所述第二函数期间修改的所述第一错误检测码的一或多个位，其中执行所述第二函数是基于识别所述第一错误检测码的所述一或多个位。在一些实例中，错误检测码修改器715可反转所述第一错误检测码的一或多个位以产生所述第二错误检测码，其中执行所述第二函数是基于反转所述一或多个位。 [0075] 输入标识符管理器720可识别用于修改所述第一组位的所述一或多个位的一或多个输入。 [0076] 引脚标识符管理器725可对于用于传输的所述第一组位的每一子集，基于所述一或多个输入来识别与经修改以产生所述第二组位的奇数数目个位相关联的一组引脚的数量。在一些情况下，引脚标识符管理器725可在所述第一错误检测码的计算发生之前识别所述一组引脚的所述数量。在一些例子中，引脚标识符管理器725可对于用于传输的所述第一组位的每一子集，识别与经修改以产生所述第二组位的奇数数目个位相关联的所述一组引脚的数量。 [0077] 奇偶校验位管理器730可对于用于传输的所述第一组位的每一子集，基于与经修改以产生所述第二组位的所述奇数数目个位相关联的所述一组引脚的所述数量来产生奇偶校验位，其中修改所述第一错误检测码的一或多个位是基于产生所述奇偶校验位。在一些实例中，奇偶校验位管理器730可对于用于传输的所述第一组位的每一子集，基于与经修改以产生所述第二组位的所述奇数数目个位相关联的所述一组引脚的所述数量来产生奇偶校验位，其中识别所述第二函数是基于产生所述奇偶校验位。在一些情况下，奇偶校验位管理器730可在所述第一错误检测码的所述计算发生之前产生所述奇偶校验位。 [0078] 读取命令管理器735可从所述主机装置接收指示所述第一组位的读取命令，其中识别所述第一组位是基于接收到所述读取命令。 [0079] 位标识符管理器740可识别用于通过第一通道从存储器装置传输到主机装置的第一组位。在一些实例中，位标识符管理器740可识别用于通过第一通道从存储器装置传输到主机装置的第一组位。在一些情况下，所述第一组位的每一子集包含与所述第一通道内的一组引脚中的每一引脚相关联的所述第一组位的至少一个位。 [0080] 位修改器管理器745可修改所述第一组位的一或多个位以产生用于通过所述第一通道从所述存储器装置传输到所述主机装置的第二组位。在一些例子中，位修改器管理器 745可修改所述第一组位的一或多个位以产生用于通过所述第一通道从所述存储器装置传输到所述主机装置的第二组位。在一些情况下，位修改器管理器745可根据用于修改所述第一组位的函数来反转所述第一组位的所述一或多个位，其中修改所述第一组位的所述一或多个位是基于反转所述一或多个位。 [0081] 在一些实例中，位修改器管理器745可反转所述第一组位的所述一或多者以产生所述第二组位，其中修改所述第一组位的所述一或多个位是基于反转所述一或多个位。在一些例子中，用于修改所述第一组位的所述函数基于所述第一组位跨所述第一通道内的一组引脚的分布、所述第一组位跨所述第一通道的突发的一组周期的分布、所述第一组位内的每一位的位位置或其组合。在一些情况下，用于修改所述第一组位的所述函数包含对所述第一组位执行逻辑函数。 [0082] 位传输器管理器750可通过所述第一通道将所述第二组位并通过所述第二通道将所述第二错误检测码从所述存储器装置传输到所述主机装置。在一些实例中，位传输器管理器750可通过所述第一通道将所述第二组位并通过第二通道将所述第二错误检测码从所述存储器装置传输到所述主机装置。 [0083] 图8展示说明根据本公开的方面的支持错误检测码产生技术的一或若干方法800的流程图。方法800的操作可由如本文中所描述的存储器装置或其组件实施。例如，方法800的操作可由如参考图7所描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令来控制存储器装置的功能元件以执行所描述功能。另外或替代地，存储器装置可使用专用硬件来执行所描述功能的方面。 [0084] 在805处，所述存储器装置可识别用于通过第一通道从存储器装置传输到主机装置的第一组位。操作805可根据本文中所描述的方法来执行。在一些实例中，操作805的方面可由如参考图7所描述的位标识符管理器执行。 [0085] 在810处，所述存储器装置可计算与所述第一组位相关联的第一错误检测码，所述第一错误检测码用于通过第二通道从所述存储器装置传输到所述主机装置。操作810可根据本文中所描述的方法来执行。在一些实例中，操作810的方面可由如参考图7所描述的错误检测码管理器执行。 [0086] 在815处，所述存储器装置可修改所述第一组位的一或多个位以产生用于通过所述第一通道从所述存储器装置传输到所述主机装置的第二组位。操作815可根据本文中所描述的方法来执行。在一些实例中，操作815的方面可由如参考图7所描述的位修改器管理器执行。 [0087] 在820处，所述存储器装置可修改所述第一错误检测码的一或多个位以基于所述第一组位的所述经修改的一或多个位的奇偶性来产生第二错误检测码。操作820可根据本文中所描述的方法来执行。在一些实例中，操作820的方面可由如参考图7所描述的错误检测码修改器执行。 [0088] 在825处，所述存储器装置可通过所述第一通道将所述第二组位并通过所述第二通道将所述第二错误检测码从所述存储器装置传输到所述主机装置。操作825可根据本文中所描述的方法来执行。在一些实例中，操作825的方面可由如参考图7所描述的位传输器管理器执行。 [0089] 在一些实例中，如本文中所描述的设备可执行一或若干方法，例如方法800。所述设备可包含用于以下操作的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：识别用于通过第一通道从存储器装置传输到主机装置的第一组位；计算与所述第一组位相关联的第一错误检测码，所述第一错误检测码用于通过第二通道从所述存储器装置传输到所述主机装置；修改所述第一组位的一或多个位以产生用于通过所述第一通道从所述存储器装置传输到所述主机装置的第二组位；修改所述第一错误检测码的一或多个位以基于所述第一组位的所述经修改的一或多个位的奇偶性来产生第二错误检测码；及通过所述第一通道将所述第二组位并通过所述第二通道将所述第二错误检测码从所述存储器装置传输到所述主机装置。 [0090] 在本文中所描述的方法800及设备的一些情况下，所述第一错误检测码内的每一位指示与用于传输的所述第一组位的子集相关联的奇偶性，且所述第一组位的每一子集包含与所述第一通道内的一组引脚中的每一引脚相关联的所述第一组位的至少一个位。 [0091] 本文中所描述的方法800及设备的一些例子可进一步包含用于以下操作的操作、特征、构件或指令：识别用于修改所述第一组位的所述一或多个位的一或多个输入；对于用于传输的所述第一组位的每一子集，基于所述一或多个输入来识别与经修改以产生所述第二组位的奇数数目个位相关联的一组引脚的数量；及对于用于传输的所述第一组位的每一子集，基于与经修改以产生所述第二组位的所述奇数数目个位相关联的所述一组引脚的所述数量来产生奇偶校验位，其中修改所述第一错误检测码的一或多个位可基于产生所述奇偶校验位。 [0092] 本文中所描述的方法800及设备的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：基于与用于传输的所述第一组位的每一子集相关联的所述奇偶校验位的极性来识别经修改以产生所述第二错误检测码的所述第一错误检测码的所述一或多个位，其中修改所述第一错误检测码的所述一或多个位以产生所述第二错误检测码可基于识别所述第一错误检测码的所述一或多个位。 [0093] 本文中所描述的方法800及设备的一些情况可进一步包含用于以下操作的操作、特征、构件或指令：在计算所述第一错误检测码之前识别所述一组引脚的所述数量或产生所述奇偶校验位发生。 [0094] 本文中所描述的方法800及设备的一些例子可进一步包含用于以下操作的操作、特征、构件或指令：根据用于修改所述第一组位的函数来反转所述第一组位的所述一或多个位，其中修改所述第一组位的所述一或多个位可基于反转所述一或多个位。 [0095] 在本文中所描述的方法800及设备的一些实例中，用于修改所述第一组位的所述函数可基于所述第一组位跨所述第一通道内的一组引脚的分布、所述第一组位跨所述第一通道的突发的一组周期的分布、所述第一组位内的每一位的位位置或其组合。 [0096] 在本文中所描述的方法800及设备的一些情况下，用于修改所述第一组位的所述函数包含对所述第一组位执行逻辑函数。 [0097] 本文中所描述的方法800及设备的一些例子可进一步包含用于以下操作的操作、特征、构件或指令：反转所述第一错误检测码的所述一或多个位以产生所述第二错误检测码，其中修改所述第一错误检测码的所述一或多个位可基于反转所述一或多个位。 [0098] 本文中所描述的方法800及设备的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：从主机装置接收指示所述第一组位的读取命令，其中识别所述第一组位可基于接收到所述读取命令。 [0099] 图9展示说明根据本公开的方面的支持错误检测码产生技术的一或若干方法900的流程图。方法900的操作可由如本文中所描述的存储器装置或其组件实施。例如，方法900的操作可由如参考图7所描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令来控制存储器装置的功能元件以执行所描述功能。另外或替代地，存储器装置可使用专用硬件来执行所描述功能的方面。 [0100] 在905处，所述存储器装置可识别用于通过第一通道从存储器装置传输到主机装置的第一组位。操作905可根据本文中所描述的方法来执行。在一些实例中，操作905的方面可由如参考图7所描述的位标识符管理器执行。 [0101] 在910处，所述存储器装置可计算与所述第一组位相关联的第一错误检测码，所述第一错误检测码用于通过第二通道从所述存储器装置传输到所述主机装置。操作910可根据本文中所描述的方法来执行。在一些实例中，操作910的方面可由如参考图7所描述的错误检测码管理器执行。 [0102] 在915处，所述存储器装置可识别用于修改所述第一组位的所述一或多个位的一或多个输入。操作915可根据本文中所描述的方法来执行。在一些实例中，操作915的方面可由如参考图7所描述的输入标识符管理器执行。 [0103] 在920处，所述存储器装置可对于用于传输的所述第一组位的每一子集，识别与经修改以基于所述一或多个位来产生所述第二组位的奇数数目个位相关联的一组引脚的数量。操作920可根据本文中所描述的方法来执行。在一些实例中，操作920的方面可由如参考图7所描述的引脚标识符管理器执行。 [0104] 在925处，所述存储器装置可对于用于传输的所述第一组位的每一子集，基于与经修改以产生所述第二组位的所述奇数数目个位相关联的所述一组引脚的所述数量来产生所述奇偶校验位，其中修改所述第一错误检测码的一或多个位是基于产生所述奇偶校验位。操作925可根据本文中所描述的方法来执行。在一些实例中，操作925的方面可由如参考图7所描述的奇偶校验位管理器执行。 [0105] 在930处，所述存储器装置可修改所述第一组位的一或多个位以产生用于通过所述第一通道从所述存储器装置传输到所述主机装置的第二组位。操作930可根据本文中所描述的方法来执行。在一些实例中，操作930的方面可由如参考图7所描述的位修改器管理器执行。 [0106] 在935处，所述存储器装置可修改所述第一错误检测码的一或多个位以基于所述第一组位的所述经修改的一或多个位的奇偶性来产生第二错误检测码。操作935可根据本文中所描述的方法来执行。在一些实例中，操作935的方面可由如参考图7所描述的错误检测码修改器执行。 [0107] 在940处，所述存储器装置可通过所述第一通道将所述第二组位并通过所述第二通道将所述第二错误检测码从所述存储器装置传输到所述主机装置。操作940可根据本文中所描述的方法来执行。在一些实例中，操作940的方面可由如参考图7所描述的位传输器管理器执行。 [0108] 图10展示说明根据本公开的方面的支持错误检测码产生技术的一或若干方法 1000的流程图。方法1000的操作可由如本文中所描述的存储器装置或其组件实施。例如，方法1000的操作可由如参考图7所描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令来控制存储器装置的功能元件以执行所描述功能。另外或替代地，存储器装置可使用专用硬件来执行所描述功能的方面。 [0109] 在1005处，所述存储器装置可识别用于通过第一通道从存储器装置传输到主机装置的第一组位。操作1005可根据本文中所描述的方法来执行。在一些实例中，操作1005的方面可由如参考图7所描述的位标识符管理器执行。 [0110] 在1010处，所述存储器装置可修改所述第一组位的一或多个位以产生用于通过所述第一通道从所述存储器装置传输到所述主机装置的第二组位。操作1010可根据本文中所描述的方法来执行。在一些实例中，操作1010的方面可由如参考图7所描述的位修改器管理器执行。 [0111] 在1015处，所述存储器装置可执行第一函数以计算与所述第一组位相关联的第一错误检测码。操作1015可根据本文中所描述的方法来执行。在一些实例中，操作1015的方面可由如参考图7所描述的错误检测码管理器执行。 [0112] 在1020处，所述存储器装置可在完成执行所述第一函数之前，识别用于基于修改所述第一组位的所述一或多个位来修改所述第一错误检测码的一或多个位的第二函数。操作1020可根据本文中所描述的方法来执行。在一些实例中，操作1020的方面可由如参考图7所描述的错误检测码修改器执行。 [0113] 在1025处，所述存储器装置可执行所述第二函数以修改所述第一错误检测码以获得与所述第二组位相关联的第二错误检测码。操作1025可根据本文中所描述的方法来执行。在一些实例中，操作1025的方面可由如参考图7所描述的错误检测码修改器执行。 [0114] 在1030处，所述存储器装置可通过所述第一通道将所述第二组位并通过第二通道将所述第二错误检测码从所述存储器装置传输到所述主机装置。操作1030可根据本文中所描述的方法来执行。在一些实例中，操作1030的方面可由如参考图7所描述的位传输器管理器执行。 [0115] 在一些实例中，如本文中所描述的设备可执行一或若干方法，例如方法1000。所述设备可包含用于以下操作的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：识别用于通过第一通道从存储器装置传输到主机装置的第一组位；及修改所述第一组位的一或多个位以产生用于通过所述第一通道从所述存储器装置传输到所述主机装置的第二组位。所述设备可进一步包含用于以下操作的特征、构件或指令：执行第一函数以计算与所述第一组位相关联的第一错误检测码；在完成执行所述第一函数之前，识别用于基于修改所述第一组位的所述一或多个位来修改所述第一错误检测码的一或多个位的第二函数；执行所述第二函数以修改所述第一错误检测码以获得与所述第二组位相关联的第二错误检测码；及通过所述第一通道将所述第二组位并通过第二通道将所述第二错误检测码从所述存储器装置传输到所述主机装置。 [0116] 在本文中所描述的方法1000及设备的一些实例中，所述第一错误检测码内的每一位指示与用于传输的所述第一组位的子集相关联的奇偶性，且所述第一组位的每一子集包含与所述第一通道内的一组引脚中的每一引脚相关联的所述第一组位的至少一个位。 [0117] 本文中所描述的方法1000及设备的一些情况可进一步包含用于以下操作的操作、特征、构件或指令：对于用于传输的所述第一组位的每一子集，识别与经修改以产生所述第二组位的奇数数目个位相关联的一组引脚的数量；及对于用于传输的所述第一组位的每一子集，基于与经修改以产生所述第二组位的所述奇数数目个位相关联的所述一组引脚的所述数量来产生奇偶校验位，其中识别所述第二函数可基于产生所述奇偶校验位。 [0118] 本文中所描述的方法1000及设备的一些例子可进一步包含用于以下操作的操作、特征、构件或指令：基于与用于传输的所述第一组位的每一子集相关联的所述奇偶校验位的极性来识别待在执行所述第二函数期间修改的所述第一错误检测码的一或多个位，其中执行所述第二函数可基于识别所述第一错误检测码的所述一或多个位。 [0119] 本文中所描述的方法1000及设备的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：反转所述第一错误检测码的一或多个位以产生所述第二错误检测码，其中执行所述第二函数可基于反转所述一或多个位。 [0120] 本文中所描述的方法1000及设备的一些情况可进一步包含用于以下操作的操作、特征、构件或指令：反转所述第一组位的所述一或多者以产生所述第二组位，其中修改所述第一组位的所述一或多个位可基于反转所述一或多个位。 [0121] 图11展示说明根据本公开的方面的支持错误检测码产生技术的一或若干方法 1100的流程图。方法1100的操作可由如本文中所描述的存储器装置或其组件实施。例如，方法1100的操作可由如参考图7所描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令来控制存储器装置的功能元件以执行所描述功能。另外或替代地，存储器装置可使用专用硬件来执行所描述功能的方面。 [0122] 在1105处，所述存储器装置可识别用于通过第一通道从存储器装置传输到主机装置的第一组位。操作1105可根据本文中所描述的方法来执行。在一些实例中，操作1105的方面可由如参考图7所描述的位标识符管理器执行。 [0123] 在1110处，所述存储器装置可对于用于传输的所述第一组位的每一子集，识别与经修改以产生所述第二组位的奇数数目个位相关联的一组引脚的数量。操作1110可根据本文中所描述的方法来执行。在一些实例中，操作1110的方面可由如参考图7所描述的引脚标识符管理器执行。 [0124] 在1115处，所述存储器装置可对于用于传输的所述第一组位的每一子集，基于与经修改以产生所述第二组位的所述奇数数目个位相关联的所述一组引脚的所述数量来产生奇偶校验位，其中识别所述第二函数是基于产生所述奇偶校验位。操作1115可根据本文中所描述的方法来执行。在一些实例中，操作1115的方面可由如参考图7所描述的奇偶校验位管理器执行。 [0125] 在1120处，所述存储器装置可修改所述第一组位的一或多个位以产生用于通过所述第一通道从所述存储器装置传输到所述主机装置的第二组位。操作1120可根据本文中所描述的方法来执行。在一些实例中，操作1120的方面可由如参考图7所描述的位修改器管理器执行。 [0126] 在1125处，所述存储器装置可执行第一函数以计算与所述第一组位相关联的第一错误检测码。操作1125可根据本文中所描述的方法来执行。在一些实例中，操作1125的方面可由如参考图7所描述的错误检测码管理器执行。 [0127] 在1130处，所述存储器装置可在完成执行所述第一函数之前，识别用于基于修改所述第一组位的所述一或多个位来修改所述第一错误检测码的一或多个位的第二函数。操作1130可根据本文中所描述的方法来执行。在一些实例中，操作1130的方面可由如参考图7所描述的错误检测码修改器执行。 [0128] 在1135处，所述存储器装置可执行所述第二函数以修改所述第一错误检测码以获得与所述第二组位相关联的第二错误检测码。操作1135可根据本文中所描述的方法来执行。在一些实例中，操作1135的方面可由如参考图7所描述的错误检测码修改器执行。 [0129] 在1140处，所述存储器装置可通过所述第一通道将所述第二组位并通过第二通道将所述第二错误检测码从所述存储器装置传输到所述主机装置。操作1140可根据本文中所描述的方法来执行。在一些实例中，操作1140的方面可由如参考图7所描述的位传输器管理器执行。 [0130] 应注意，本文中所描述的方法是可能的实施方案，且可重新布置或以其它方式修改操作及步骤且其它实施方案也是可能的。此外，可组合来自所述方法中的两者或更多者的部分。 [0131] 描述一种设备。所述设备可包含电路系统，所述电路系统经配置以：识别用于通过第一通道从所述设备传输到主机装置的第一组位；修改所述第一组位的一或多个位以产生用于通过所述第一通道从所述设备传输到所述主机装置的第二组位；计算与所述第一组位相关联的第一错误检测码，所述第一错误检测码用于通过第二通道从所述设备传输到所述主机装置；及修改所述第一错误检测码的一或多个位以基于所述第一组位的所述经修改的一或多个位的奇偶性来产生第二错误检测码。所述设备可进一步包含传输器，所述传输器与所述电路系统耦合且经配置以通过所述第一通道将所述第二组位并通过所述第二通道将所述第二错误检测码从所述设备传输到所述主机装置。 [0132] 在一些实例中，所述第一错误检测码内的每一位指示与用于传输的所述第一组位的子集相关联的奇偶性，且所述第一组位的每一子集包含与用于修改所述第一组位的所述一或多个位的一组输入中的每一输入相关联的所述第一组位的至少一个位。 [0133] 在一些情况下，所述电路系统可进一步经配置以：对于用于传输的所述第一组位的每一子集，识别与经修改以产生所述第二组位的奇数数目个位相关联的所述组输入的数量；及对于用于传输的所述第一组位的每一子集，基于与经修改以产生所述第二组位的所述奇数数目个位相关联的所述组输入的所述数量来产生奇偶校验位，其中修改所述第一错误检测码的一或多个位可基于产生所述奇偶校验位。 [0134] 在一些例子中，所述电路系统可进一步可操作以基于与用于传输的所述第一组位的每一子集相关联的所述奇偶校验位的极性来识别经修改以产生所述第二错误检测码的所述第一错误检测码的所述一或多个位，其中修改所述第一错误检测码的所述一或多个位以产生所述第二错误检测码可基于识别所述第一错误检测码的所述一或多个位。 [0135] 在一些实例中，识别所述一组输入的所述数量或产生所述奇偶校验位发生在计算所述第一错误检测码之前。 [0136] 在一些情况下，所述电路系统可进一步经配置以根据用于修改所述第一组位的函数来反转所述第一组位的所述一或多个位，其中修改所述第一组位的所述一或多个位可基于反转所述一或多个位。 [0137] 在一些例子中，所述电路系统可进一步经配置以反转所述第一错误检测码的所述一或多个位以产生所述第二错误检测码，其中修改所述第一错误检测码的所述一或多个位可基于反转所述一或多个位。 [0138] 在一些实例中，所述设备可进一步包含与所述主机装置及所述电路系统耦合且经配置以从所述主机装置接收指示所述第一组位的读取命令的接口，其中识别所述第一组位可基于接收到所述读取命令。 [0139] 描述一种设备。所述设备可包含电路系统，所述电路系统经配置以：识别用于通过第一通道从所述设备传输到主机装置的第一组位；修改所述第一组位的一或多个位以产生用于通过所述第一通道从所述设备传输到所述主机装置的第二组位；执行第一函数以计算与所述第一组位相关联的第一错误检测码；在完成执行所述第一函数之前，识别用于基于修改所述第一组位的所述一或多个位来修改所述第一错误检测码的一或多个位的第二函数；及执行所述第二函数以修改所述第一错误检测码且产生与所述第二组位相关联的第二错误检测码。所述设备可进一步包含传输器，所述传输器与所述电路系统耦合且经配置以将所述第二组位及所述第二错误检测码从所述设备传输到所述主机装置。 [0140] 在一些实例中，所述第一错误检测码内的每一位指示与用于传输的所述第一组位的子集相关联的奇偶性，且所述第一组位的每一子集包含与所述第一通道内的一组引脚中的每一引脚相关联的所述第一组位的至少一个位。 [0141] 在一些情况下，所述电路系统可进一步可操作以对于用于传输的所述第一组位的每一子集，识别与经修改以产生所述第二组位的奇数数目个位相关联的一组引脚的数量； 及对于用于传输的所述第一组位的每一子集，基于与经修改以产生所述第二组位的所述奇数数目个位相关联的所述一组引脚的所述数量来产生奇偶校验位，其中识别所述第二函数可基于产生所述奇偶校验位。 [0142] 在一些例子中，所述电路系统可进一步经配置以基于与用于传输的所述第一组位的每一子集相关联的所述奇偶校验位的极性来识别待在执行所述第二函数期间修改的所述第一错误检测码的一或多个位，其中执行所述第二函数可基于识别所述第一错误检测码的所述一或多个位。 [0143] 在一些实例中，所述电路系统可进一步经配置以反转所述第一错误检测码的一或多个位以产生所述第二错误检测码，其中执行所述第二函数可基于反转所述一或多个位。 [0144] 在一些情况下，所述电路系统可进一步经配置以反转所述第一组位的所述一或多者以产生所述第二组位，其中修改所述第一组位的所述一或多个位可基于基于反转所述一或多个位。 [0145] 描述一种设备。所述设备可包含：存储器单元阵列；第一电路系统，其与所述存储器单元阵列耦合且经配置以从所述存储器单元阵列接收用于通过第一通道从所述设备传输到主机装置的第一组位；第二电路系统，其与所述第一电路系统耦合且经配置以计算与所述第一组位相关联的第一错误检测码，所述第一错误检测码用于通过第二通道从所述设备传输到所述主机装置；第三电路系统，其与所述第一电路系统及所述第二电路系统耦合且经配置以从所述第一电路系统接收所述第一组位，及修改所述第一组位的一或多个位以产生用于通过所述第一通道从所述设备传输到所述主机装置的第二组位；第四电路系统，其与所述第二电路系统及所述第三电路系统耦合且经配置以修改所述第一错误检测码的一或多个位以基于所述第一组位的所述经修改的一或多个位的奇偶性来产生第二错误检测码；及传输器，其与所述第三电路系统及所述第四电路系统耦合且经配置以通过所述第一通道将所述第二组位并通过所述第二通道将所述第二错误检测码从所述设备传输到所述主机装置。 [0146] 在一些实例中，所述第一错误检测码内的每一位指示与用于传输的所述第一组位的子集相关联的奇偶性，且所述第一组位的每一子集包含与所述第一通道内的一组引脚中的每一引脚相关联的所述第一组位的至少一个位。 [0147] 在一些情况下，所述第四电路系统可进一步经配置以：对于用于传输的所述第一组位的每一子集，识别与经修改以产生所述第二组位的奇数数目个位相关联的一组引脚的数量；及对于用于传输的所述第一组位的每一子集，基于与经修改以产生所述第二组位的所述奇数数目个位相关联的所述一组引脚的所述数量来产生奇偶校验位，其中修改所述第一错误检测码的一或多个位可基于产生所述奇偶校验位。 [0148] 在一些实例中，所述第四电路系统可进一步经配置以基于与用于传输的所述第一组位的每一子集相关联的所述奇偶校验位的极性来识别经修改以产生所述第二错误检测码的所述第一错误检测码的所述一或多个位，其中修改所述第一错误检测码的所述一或多个位以产生所述第二错误检测码可基于识别所述第一错误检测码的所述一或多个位。 [0149] 一些实例可进一步包含识别所述一组引脚的所述数量或在计算所述第一错误检测码之前产生所述奇偶校验位发生。 [0150] 可使用多种不同科技及技术中的任一者来表示本文中所描述的信息及信号。例如，可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示可贯穿以上描述所引用的数据、指令、命令、信息、信号、位、符号及芯片。一些附图可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号的总线，其中所述总线可具有多种位宽度。 [0151] 术语“电子连通”、“导电接触”、“连接”及“耦合”可指代组件之间的关系，所述关系支持组件之间的信号流。如果在组件之间存在可随时支持组件之间的信号流的任何导电路径，那么组件被视为彼此电子连通(或导电接触或连接或耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子连通(或导电接触或连接或耦合)的组件之间的导电路径可为开路或闭路。所连接组件之间的导电路径可为所述组件之间的直接导电路径或所连接组件之间的导电路径可为可包含中间组件，例如开关、晶体管或其它组件的间接导电路径。在一些实例中，可例如使用例如开关或晶体管的一或多个中间组件来将所连接组件之间的信号流中断一段时间。 [0152] 术语“耦合”是指从其中当前不能通过导电路径在组件之间传达信号的组件之间的开路关系移动到其中能够通过导电路径在组件之间传达信号的组件之间的闭路关系的状态。当组件，例如控制器将其它组件耦合在一起时，所述组件发起允许信号通过先前不允许信号流动的导电路径在其它组件之间流动的变化。 [0153] 本文中结合附图所陈述的描述描写实例配置且不表示可实施或在权利要求书的范围内的所有实例。本文中所使用的术语“实例性”表示“充当实例、例子或说明”且非“优选”或“优于其它实例”。详细描述包含特定细节以提供对所描述技术的理解。然而，可在没有这些特定细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的架构及装置以避免混淆所描述实例的概念。 [0154] 在附图中，类似组件或特征可具有相同标签。此外，可通过在参考标签后加破折号及区分类似组件的第二标签来区分相同类型的各种组件。如果在说明书中仅使用第一参考标签，那么所述描述可适用于具有相同第一参考标签的类似组件中的任一者，而与第二参考标签无关。 [0155] 可使用多种不同科技及技术中的任一者来表示本文中所描述的信息及信号。例如，可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示可贯穿以上描述所引用的数据、指令、命令、信息、信号、位、符号及芯片。 [0156] 例如，可利用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行结合本公开所描述的各种说明性框及模块。通用处理器可为微处理器，但在替代方案中，所述处理器可为任何处理器、控制器、微控制器或状态机。处理器也可被实施为计算装置的组合(例如，DSP及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。 [0157] 可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中所描述的功能。 如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或码存储在计算机可读媒体上或通过计算机可读媒体传输。其它实例及实施方案是在本公开及所附权利要求书的范围内。例如，由于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任一者的组合来实施上文所描述的功能。实施功能的特征也可物理上位于各种位置处，包含经分布使得在不同物理位置处实施功能的部分。如本文中所使用，包含在权利要求书中，如项目列表(例如，以例如“……中的至少一者”或“……中的一或多者”的短语开始的项目列表)中所使用的“或”指示包含性列表，使得例如A、B或C中的至少一者的列表表示A或B或C或AB或AC或BC或ABC(即，A及B及C)。而且，如本文中所使用，短语“基于”不应被解释为对一组封闭条件的引用。例如，在不脱离本公开的范围的情况下，描述为“基于条件A”的实例步骤可基于条件A及条件B两者。换句话说，如本文中所使用，短语“基于”应以与短语“至少部分地基于”相同的方式进行解释。 [0158] 提供本文中的描述以使所属领域的技术人员能够进行或使用本公开。所属领域的技术人员将明白本公开的各种修改，且在不脱离本公开的范围的情况下本文中所定义的通用原理可应用于其它变动。因此，本公开不限于本文中所描述的实例及设计，而是应符合与本文中所公开的原理及新颖特征一致的最宽范围。