技术领域
[0001] 本发明涉及芯片测试领域，更具体地，涉及一种时序校准方法和系统。
相关背景技术
[0002] 数字芯片测试机通常支持pattern(测试向量)测试，用于数字芯片通过测试pattern来判断芯片功能是否正常，从而实现数字芯片大规模量产时的快速测试。
[0003] 数字芯片测试机一般支持几百个测试通道，每个测试通道输出的数字信号都需要同时输出到待测数字芯片的引脚处，即数字信号需要边沿对齐，以保证输出到待测数字芯片引脚处的信号间时序是正确的。要保证所有数字芯片测试机所有测试通道输出的数字信号边沿对齐，需要通过对数字信号时序校准来实现。
[0004] 现有方法一般通过高速示波器来逐个判断测试通道测试边沿是否对齐，该方法需要额外的高速示波器，成本高使用不便；或者通过两个通道输出时钟后的信号相与，再将相与的信号通过电容充电后采集电压的方式测算边沿是否对齐，该方法需要通过电容充电和ADC采样导致测试时间较长。
具体实施方式
[0034] 为了更清楚地说明本发明，下面结合优选实施例和附图对本发明做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本发明的保护范围。
[0035] 如图1所示，本发明一个实施例提供了一种时序校准系统，包括数字测试机1、控制终端2和时序校准板卡3。
[0036] 其中，数字测试机1包含若干测试通道，每个测试通道中对应传输一个测试向量(Pattern)，所述测试向量作为测试信号被数字测试机发送至待测产品引脚。常见的数字测试机1包含有512、768、1024个测试通道。即512个测试通道中对应传输512个测试向量。
[0037] 控制终端2可以为计算机或云端服务器，主要用于控制时序校准流程的进行。
[0038] 时序校准板卡3包括：高速继电器网络31、高速窗口比较器32、时钟缓冲器33和FPGA 34。
[0039] 其中，高速继电器网络31用于选通数字测试机的任意两个测试通道，使得被选通的两个测试通道中的两个测试向量分别输出到高速窗口比较器32中。在一个具体示例中，所述高速继电器网络31和所述高速窗口比较器32最大支持800MHz工作频率。
[0040] 高速窗口比较器32用于对选通后的两个测试通道输出的测试向量信号进行比较，判断两个测试向量信号的边沿是否对齐，并将判断结果输出到FPGA34；
[0041] 时钟缓冲器33用于将其中一个测试通道产生的测试向量信号缓冲后输出到FPGA 34作为采样时钟；
[0042] FPGA 34用于根据采样时钟采集高速窗口比较器32的比较结果，并将结果发送给控制终端2。
[0043] 控制终端2用于控制激励信号测试通道产生时钟信号，判断两个激励信号测试通道产生的时钟信号是否边沿对齐，并进行时序校准。
[0044] 在一种可能的实现方式中，所述继电器网络和所述窗口比较器支持100～800MHz工作频率。
[0045] 在一种可能的实现方式中，所述控制终端控制所述继电器网络选通测试通道之一与所述时钟缓冲器输入端和所述窗口比较器第二输入端连通用作校准基准通道，依次选通其他多个激励信号测试通道之一与所述高速窗口比较器第一输入端连通作为被校准通道进行时序校准。
[0046] 如图2所示，本发明另一个实施例提供一种时序校准方法，用于对数字测试机的若干测试通道中的测试信号进行时序校准，该方法包括：
[0047] 选通数字测试机的任意两个测试通道，以输出测试信号；
[0048] 采用窗口比较器对选通的两个测试通道输出的测试信号进行比较，并将比较结果输出到FPGA；
[0049] 被选通的两个测试通道其中之一输出的测试信号经时钟缓冲器传输到FPGA作为采样时钟；
[0050] FPGA根据采样时钟采集窗口比较器的输出结果，并将结果信息发送给控制终端；
[0051] 控制终端根据FPGA的输出结构调整对应的测试通道中测试信号的时钟相位，以完成对测试通道的时序校准。在一种可能的实现方式中，所述数字测试机1的多个激励信号测试通道连接所述高速继电器网络31的输入端，高速继电器网络31的第一输出端连接所述高速窗口比较器32的第一输入端，高速继电器网络31的第二输出端连接所述高速窗口比较器32的第二输入端和所述时钟BUFFE33的输入端，所述高速窗口比较器32的输出端连接所述FPGA 34的第一输入端，所述时钟缓冲器33的输出端连接所述FPGA 34的第二输入端，所述FPGA 34的输出端连接所述控制终端2。
[0052] 在一种可能的实现方式中，所述控制终端2控制所述高速继电器网络31中的继电器断开或闭合，使被选通的两个激励信号测试通道分别输出到所述高速继电器网络31的第一输出端和第二输出端。
[0053] 在一个具体示例中，数字测试机1包含的至少512个测试通道均连接到高速继电器网络31的输入端，512个测试通道对应传输512个测试向量(Pattern)，高速继电器网络31将数字测试机1包含的至少512个测试通道任意选择两个测试通道输出，高速继电器网络31的两个输出端均连接到高速窗口比较器32的输入端，同时其中一个高速继电器网络31的输出端连接到时钟缓冲器33的输入端，高速窗口比较器32的输出端连接FPGA，时钟缓冲器33的输出端连接FPGA，FPGA利用时钟缓冲器33输出的采样时钟，来采样高速窗口比较器32的比较结果，然后将采样结果传给控制终端2，例如控制终端2为计算机，由计算机判断本次测试的两个测试通道是否边沿对齐，并进行时序校准。
[0054] 在一种可能的实现方式中，所述控制终端2控制所述高速继电器网络31选通测试通道之一与所述时钟缓冲器33输入端和所述高速窗口比较器32第二输入端连通用作校准基准通道，该基准通道称为通道2，依次选通其他多个激励信号测试通道之一与所述高速窗口比较器第一输入端连通作为被校准通道进行时序校准，该被校准通道称为通道1。
[0055] 在一个具体示例中，所述控制终端2将未经高速窗口比较器32选通的其他激励信号测试通道依次进行选通，并根据所述基准通道2对被校准通道1进行时序校准。
[0056] 在一个具体示例中，计算机控制数字测试机中被选通的两个激励信号测试通道产生时钟信号，例如时钟信号为100MHz时钟信号。
[0057] 在一种可能的实现方式中，该方法进一步包括：以所述采样时钟所在的测试通道作为校准基准通道，依次选通其他多个测试通道之一与所述窗口比较器连通作为被校准通道进行时序校准。
[0058] 在一种可能的实现方式中，如果被校准通道产生的时钟信号边沿与基准通道产生的时钟信号边沿不对齐，所述控制系统控制所述数字测试机激励信号测试通道调整被校准通道输出的时钟相位，直到被校准通道的时钟相位与基准通道产生的时钟信号边沿对齐。
[0059] 在一个具体示例中，所述高速窗口比较器的输出结果为随机的0和1时，被校准通道与基准通道产生的时钟信号边沿对齐；所述高速窗口比较器的输出结果为固定的0或1时，被校准通道与基准通道产生的时钟信号边沿不对齐，由此可以判断被校准通道与基准通道产生的时钟信号是否边沿对齐，从而实现时序校准。
[0060] 当被校准通道与基准通道产生的时钟信号边沿不对齐时，所述控制系统2控制所述数字测试机1调整被校准通道输出的时钟相位，直到被校准通道与基准通道产生时钟信号边沿对齐，其中利用二分查找法调整被校准通道输出的时钟相位使得被校准通道与基准通道产生的时钟信号边沿对齐。
[0061] 在一种可能的实现方式中，若测得被校准通道比基准通道相位超前，则令被校准通道输出延迟N nS，此时若测得被校准通道比基准通道相位滞后，则调整被校准通道输出延迟为N/2nS，此时若测得被校准通道比基准通道相位滞后，则被校准通道比基准通道相位超前在0～N/2nS范围，若测得被校准通道比基准通道相位超前，则被校准通道比基准通道相位超前在N/2～N nS范围，其中N＞0。
[0062] 在一个具体示例中，通道1为被校准通道，即其他多个激励信号测试通道之一与所述高速窗口比较器第一输入端连通的通道；通道2为基准通道，即高速继电器网络将被选通的两个激励信号测试通道之一与所述时钟缓冲器输入端和所述高速窗口比较器第二输入端连通的通道，通道1和通道2都没有输出延迟时，测得通道1比通道2相位超前，增加通道1输出延迟5nS，然后测得通道1比通道2相位滞后，则修改通道1输出延迟为2.5nS，然后如果测得通道1比通道2相位滞后，则通道1比通道2相位超前在0～2.5nS范围,如果测得通道1比通道2相位超前，则通道1比通道2相位超前在2.5～5nS范围，根据范围判断再依次二分判断查找，最终找出实际的相位差。
[0063] 本发明提供的测试系统校准不需要连接待测数字芯片，校准完成后数字测试机再连接待测数字芯片。
[0064] 在一个具体示例中，本发明的测试系统的基准通道和所有被校准通道的校准精度为50ps，该精度主要是和高速窗口比较器的参数有关。
[0065] 需要说明的是，本实施例提供的时序校准系统的原理及工作流程与上述时序校准方法相似，相关之处可以参照上述说明，在此不再赘述。
[0066] 本发明实施例提供的时序校准系统和方法，无需外接示波器等仪器，利用了高速窗口比较器，可以快速实现数字测试机pattern测试通道的时序校准，提高了时序校准效率，并且校准精度能够达到50ps以内，满足校准精度要求。
[0067] 显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本发明的技术方案所引伸出的显而易见的变化或变动仍处于本发明的保护范围之列。
