低功率架构 [0001] 相关申请 [0002] 本申请依据35 U.S.C.§119(e)要求于2013年3月15日提交的美国临时申请No.61/800,116的优先权，其整个说明书通过援引纳入于此。 [0003] 背景 [0004] 领域 [0005] 本公开的各方面一般涉及低功率设备，且更具体地涉及其中晶体管在阈下区域附近或阈下区域中操作以降低功耗的低功率设备。 背景技术 [0006] 设备中的晶体管可以在阈下区域附近或阈下区域中操作以显著降低该设备的功耗。例如，阈下操作使每周期的能耗被最小化。 [0007] 概述 [0008] 以下给出对一个或多个实施例的简化概述以提供对此类实施例的基本理解。此概述不是所有构想到的实施例的详尽综览，并且既非旨在标识所有实施例的关键性或决定性要素亦非试图界定任何或所有实施例的范围。其唯一的目的是要以简化形式给出一个或更多个实施例的一些概念以作为稍后给出的更加具体的说明之序。 [0009] 根据一方面，本文中描述了一种低功率设备。该低功率设备包括：用于传播时钟信号的时钟路径，其中时钟路径包括多个晶体管；以及配置成生成时钟信号的时钟源，该时钟信号具有与高于时钟路径中的晶体管的阈值电压的高电压相对应的高状态。该低功率设备还包括：用于传播数据信号的数据路径，其中该数据路径包括多个晶体管；以及配置成生成数据信号的数据源，该数据信号具有与低于数据路径中的晶体管的阈值电压的低电压相对应的高状态。该设备还包括触发器，其配置成接收来自时钟路径的时钟信号，接收来自数据路径的数据信号，以及使用时钟信号来锁存数据信号。 [0010] 第二方面涉及一种用于低功率操作的方法。该方法包括经由包括多个晶体管的时钟路径将时钟信号发送到触发器，其中该时钟信号具有与高于时钟路径中的晶体管的阈值电压的高电压相对应的高状态。该方法还包括经由包括多个晶体管的数据路径将数据信号发送到该触发器，其中该数据信号具有与低于数据路径中的晶体管的阈值电压的低电压相对应的高状态。该方法还包括在触发器处使用时钟信号来锁存数据信号。 [0011] 第三方面涉及一种用于调谐电压的设备。该设备包括：用于传播数据信号的数据路径；配置成接收来自数据路径的数据信号、接收时钟信号、以及使用时钟信号来锁存数据信号的第一触发器；以及配置成接收来自数据路径的数据信号、接收时钟信号的经延迟版本、以及使用时钟信号的经延迟版本来锁存数据信号的第二触发器。该设备还包括：配置成检测第一和第二触发器的输出之间的失配的电路；以及基于检测到的失配来调整电压的电压调整器。 [0012] 第四方面涉及一种用于调谐电压的方法。该方法包括：经由数据路径将数据信号发送到第一和第二触发器；在第一触发器处使用时钟信号来锁存数据信号；以及在第二触发器处使用时钟信号的经延迟版本来锁存数据信号。该方法还包括：检测第一和第二触发器的输出之间的失配；以及基于检测到的失配来调整电压。 [0013] 为能达成前述及相关目的，这一个或多个实施例包括在下文中充分描述并在权利要求中特别指出的特征。以下说明和所附插图详细阐述了这一个或更多个实施例的某些解说性方面。但是，这些方面仅仅是指示了可采用各个实施例的原理的各种方式中的若干种，并且所描述的实施例旨在涵盖所有此类方面及其等效方案。 [0014] 附图简述 [0015] 图1A示出了根据本公开的一实施例的高电压时钟信号。 [0016] 图1B示出了根据本公开的一实施例的时钟树。 [0017] 图2A示出了根据本公开的另一实施例的高电压时钟信号。 [0018] 图2B示出了根据本公开的另一实施例的时钟树。 [0019] 图3示出了CMOS传输门的示例。 [0020] 图4示出了单NFET传输门的示例。 [0021] 图5示出了具有CMOS传输门的触发器的示例。 [0022] 图6示出了具有单NFET传输门的触发器的示例。 [0023] 图7示出了根据本公开的一实施例的在时钟树的末端具有电压转换器的时钟树的示例。 [0024] 图8A示出了根据本公开的一实施例的至转换器的时钟信号输入的示例。 [0025] 图8B示出了根据本公开的一实施例的从转换输出的经转换时钟信号的示例。 [0026] 图9示出了根据本公开的一实施例的转换器的示例性实现。 [0027] 图10示出了低压差(LDO)调节器的示例。 [0028] 图11示出了根据本公开的一实施例的开关电容器DC-DC转换器。 [0029] 图12示出了根据本公开的一实施例的用于调整低功率电源电压的调谐电路。 [0030] 图13示出了反相器的示例性实现。 [0031] 图14示出了反相器的另一示例性实现。 [0032] 图15是解说根据本公开的一实施例的用于低功率操作的方法1500的流程图。 [0033] 图16是解说根据本公开的一实施例的用于调谐电压的方法1600的流程图。 [0034] 详细描述 [0035] 以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。 [0036] 在一系统中，时钟信号可以在时钟源处生成并经由时钟树分发给该系统中的不同设备(例如，触发器)。时钟树可以分支到用于将时钟信号分发给不同设备的多个时钟路径。时钟树可包括沿每一时钟路径的一个或多个缓冲器(例如，反相器)。 [0037] 数据信号可以从该系统中的数据源发起，并沿数据路径向下传播到该系统中的设备(例如，触发器)。该系统可包括沿数据路径的一个或多个缓冲器(例如，反相器)和/或其他类型的逻辑。对于触发器的示例，触发器可以接收来自数据路径的数据信号和来自时钟树的时钟信号。触发器可以使用时钟信号来定时该数据信号在触发器处的锁存。例如，触发器可以在时钟信号的每一上升沿或下降沿处锁存数据信号的逻辑值。为了使触发器正确地锁存数据信号的逻辑值，逻辑值应当在时钟的上升沿或下降沿之后稳定(不改变)达一段时间(称为置留时间)。未能满足这一定时条件造成置留违反，这可使触发器进入亚稳状态。在常规系统中，时钟树和数据路径中的传播延迟被调整(例如，使用缓冲器)以确保这一定时条件被满足。 [0038] 然而，控制数据和时钟传播延迟的定时对于其中晶体管故意在阈下区域中操作的系统(即，其中提供给晶体管的旨在导通晶体管的最大栅极电压小于该晶体管的阈值电压的系统)而言非常困难。这是因为当晶体管在阈下区域中操作时，晶体管的电流与栅极电压呈指数相关，从而使得晶体管的电流对晶体管的阈值电压(Vt)和/或电源电压呈指数地敏感。因而，在阈下区域中操作的晶体管之间的阈值电压和/或电源电压的甚至非常小的变化也可能导致其电流的很大变化。这进而导致缓冲器和/或用晶体管实现的其他逻辑之间的延迟的很大变化，并且因此导致时钟树和数据路径中的传播延迟的很大变化。传播延迟的很大变化使得非常难以控制触发器处时钟信号相对于数据信号的定时以满足置留条件。例如，具有相同数量的缓冲器的两个路径可能由于Vt和/或电源电压变化而具有非常不同的延迟。 [0039] 本公开的实施例使用高电压时钟信号来解决以上问题，同时仍然使用低电压数据信号来降低功耗(例如，数据信号具有与阈下电压相对应的高状态)。就此，图1A示出了根据一个实施例的高电压时钟信号110的电压-时间图。高电压时钟信号110的电压可以在高电压(VH)与接地之间摆动，其中VH可以大于时钟树中的晶体管的阈值电压。例如，VH可以比阈值电压高几百毫伏，且可以是用来对其中使用高电压时钟信号110的便携式设备供电的电池的电压。 [0040] 图1B示出了对应时钟源120和时钟树125的示例。时钟源120生成高电压时钟信号110，它经由时钟树125被分发给各设备。时钟树125可包括由VH供电的缓冲器，VH可以高于缓冲器中的晶体管的阈值电压。当VH高于时钟树125中的晶体管的阈值电压时，这些晶体管在强反型区域中操作，并且因此比在阈下区域中操作的晶体管快得多。结果，高电压时钟信号110的传播延迟比数据信号的传播延迟短得多，如下文进一步讨论的。 [0041] 图1B还示出了数据源130和数据路径135的示例。数据源130发起数据信号。数据信号的电压可具有在低电压(VL)与接地之间的摆幅，其中VL约为或低于数据路径135中的晶体管的阈值电压。例如，VL可以是约300mV。图1A示出了VL相对于VH的示例。数据路径135可包括由VL供电的多个缓冲器、计算逻辑和/或其他类型的逻辑器件。这使得数据路径135中的晶体管在阈下区域中操作，并且因此比时钟树125中的晶体管(其可在强反型区域中操作)慢得多。结果，高电压时钟信号的传播延迟比数据信号的传播延迟短得多。 [0042] 因为数据路径135中的晶体管在阈下区域中操作，因此数据信号的传播延迟可在宽范围上变化，这取决于晶体管的阈值电压和/或其他因素。然而，高电压时钟信号的传播延迟比这一范围内的甚至最短传播延迟都短得多。因而，在高电压时钟信号和数据信号被输入到触发器150(其一个示例在图1B中示出)时，高电压时钟信号实际上被保证比数据信号提前至少置留时间传播到触发器150。因而，高电压时钟信号防止置留违反。 [0043] 图2A示出了根据另一实施例的高电压时钟信号210的电压-时间图。高电压时钟信号210的电压可以在VH与VL之间摆动。如下文进一步讨论的，这允许来自时钟树的电荷被倾入用来对在阈下区域中操作的逻辑供电的低功率电源中。电压差VH-VL可以处于或高于时钟树中的晶体管的阈值电压。图2A还示出了具有在VL与接地之间的电压摆幅的数据信号212的示例，其中VL可对应于逻辑1且接地可对应于逻辑0。将明白，图2A中示出的数据沿和时钟沿的相对位置仅是示例性的且可变化(例如，取决于相对传播延迟)。 [0044] 图2B示出了对应时钟源220和时钟树225的示例。时钟源220生成高电压时钟信号210，它经由时钟树225被分发给各设备。时钟树125可包括在VH与VL之间被供电的缓冲器，如图2B所示。因为电压差VH-VL处于或高于时钟树225中的晶体管的阈值电压，因此这些晶体管比在阈下区域中操作的晶体管快得多。结果，高电压时钟信号210的传播延迟比数据路径135中的数据信号的传播延迟短得多，从而防止置留违反。 [0045] 高电压时钟信号110/210的时钟频率也可被调整以防止设立违反。在数据信号没有足够快地传播到触发器以使数据信号能在触发器准入(clock in)数据信号的时钟沿之前在触发器处安定到稳定值时，设立违反可发生。在这发生时，时钟频率可被减慢以向数据信号提供更多时间来在时钟沿之前安定。与数据相比，时钟沿转变得非常快，因为时钟沿转变斜率由VH而非VL来确定。 [0046] 与VH相比，使用VL来操作数据和/或逻辑显著地降低功耗。这显著地延长了极低功率设备的电池寿命，诸如电池供电的医疗设备、跟踪设备、以及能一直开启达延长的时间段(例如，几年)但因为该设备的低功耗而由电池供电的“一直开启”设备。 [0047] 高电压时钟信号110/210可被用于通过用单个NFET代替触发器中的至少一个CMOS传输门来减少触发器中的门计数(晶体管的数量)。就此，图3示出了通常用在触发器中以传输触发器内的数据信号的逻辑值的CMOS传输门305的示例。CMOS传输门包括并联耦合的PFET 310和NFET 320。PFET 310和NFET 320的栅极由互补信号来驱动。例如，NFET 320的栅极可由时钟信号来驱动，而PFET 310的栅极可由时钟信号的反相信号来驱动，或反之。PFET 310被用来传输高逻辑值，而NFET 320被用来传输低逻辑值。 [0048] 图4示出包括单个NFET 420而没有PFET的传输门405的示例。当驱动NFET 420的栅极的时钟信号的高状态对应于大约与高逻辑值相同的电压时，单个NFET 420可能不能传输高逻辑值。这是因为NFET 420的栅极处的电压在传输门420的输出440处降低了NFET 420的栅-源电压(例如，在NFET 420导通时约为Vt)。如果高逻辑值对应于低于Vt的电压，则输出440处的电压可降至零。 [0049] 根据本公开的各实施例的高电压时钟信号110/210允许单个NFET 420传输高逻辑值。这是因为高电压时钟信号110/210的高状态对应于比数据信号的高逻辑值(VL)更高的电压(VH)。结果，甚至在NFET 420的栅极处的电压(VH)在输出440处降低了NFET 420的栅-源电压时，输出440处的电压也仍然可以是约VL。这假定电压差VH-VL足够大(例如，至少与NFET 420的阈值电压Vt一样大)以吸收在NFET 420导通时NFET 420的栅-源电压。 [0050] 就此，图5和6解说根据本公开的各实施例的使用高电压时钟信号110/210的门计数减少的示例。图5示出了包括CMOS传输门510、三态反相器520、以及反相器530的触发器505的示例。三态反相器520和反相器530形成可开关锁存器，并且CMOS传输门510被用来将逻辑数据值传输到该锁存器。 [0051] 图6示出了触发器605的示例，其中CMOS传输门510被第一单NFET传输门610代替，且三态反相器520被第二单NFET传输门620和反相器630代替。与图5的触发器505相比，这将触发器605的门计数减少了至少两个。背靠背反相器630和640形成通过第二单NFET传输门620来开关的锁存器。在这一示例中，数据信号可具有在VL与接地之间的电压摆幅以降低功耗，如上所讨论的。触发器605中的反相器中的一者或多者可由VL供电以在阈下区域中操作对应的晶体管来节省功率。单NFET传输门610和620被高电压时钟信号或其反相信号来进行时钟定时。如上所讨论的，高电压时钟信号使得能使用单NFET传输门来减少门计数。 [0052] 扫描复用器中的门计数也可被减少。常规扫描复用器包括用于在测试一个或多个触发器的功能性的扫描路径与正常操作的数据路径之间切换复用器的PFET和NFET。因为数据在VL处操作，所以复用器的门计数可通过用单个NFET代替复用器中的PFET和NFET对并将该单个NFET的栅极耦合到VH或接地(取决于该单个NFET被导通还是截止)而被减少。在正常操作中，单个NFET要么总是导通要么总是截止，因为在正常操作中，复用器总是切换到数据路径。因而，单个NFET不消耗与翻转NFET相关联的动态功率，并且NFET的栅极可被硬连线到VH或接地。 [0053] 如上所讨论的(例如，关于图2A和2B)，高电压时钟信号210的电压在VH与VL之间摆动。因而，高电压时钟信号210具有与VL的电压相对应的低状态。在一些应用中，VL可能没有低到足以完全截止传输门，从而导致漏泄电流可能过高。因此，在一个实施例中，在高电压时钟信号210被输入到对应设备(例如，触发器)之前，电压转换器可被置于时钟树的末端。图7示出了处于与触发器150相对应的时钟树225末端的电压转换器710的示例。转换器710将高电压时钟信号210转换成具有较低的低状态电压的经转换高电压时钟信号。图8A示出了具有在VH与VL之间的电压摆幅的高电压时钟信号210的示例。图 8B示出了从电压转换器810输出的经转换高电压时钟信号810。与高电压时钟信号210相比，经转换高电压时钟信号810可由于转换器710中的内部延迟而被稍微延迟。在这一示例中，经转换高电压时钟信号810具有在VH与接地之间的电压摆幅(全电压摆幅)。经转换高电压时钟信号810被输入到触发器150，使得触发器中的逻辑使用经转换时钟信号来进行时钟定时。例如，经转换时钟信号810可被用来对传输门进行时钟定时，其中经转换时钟信号810的较低的低状态电压减小了传输门在截止状态中的漏泄电流。 [0054] 图9示出了根据本公开的一实施例的电压转换器910的示例性实现。电压转换器 910可被用来实现图7中所示的转换器710以提供具有全电压摆幅的经转换时钟信号。转换器910包括第一反相器915、第二反相器920、第一PFET 925、第二PFET 930、以及第一NFET 935和第二NFET 940。第一和第二反相器915和920串联耦合且在VH与VL之间被供电。第一PFET 925和第二PFET 930的源极耦合到VH，第一NFET 935的漏极耦合到第一PFET 925的漏极，第二NFET 940的漏极耦合到第二PFET 930的漏极，并且第一NFET 935和第二NFET 940的源极耦合到接地。第一PFET 925的栅极由第二反相器920的输出来驱动，且第二PFET 930的栅极由第一反相器915的输出来驱动。第一NFET 935的栅极交叉耦合到第二PFET 930和第二NFET 940的漏极。第二NFET 940的栅极交叉耦合到第一PFET 925和第一NFET 935的漏极。晶体管950的输出从节点945取得。 [0055] 高电压时钟信号210可被输入到第一反相器915。在输入时钟信号处于高状态时，第一PFET 925的栅极用电压VH驱动为高，且第二PFET 930的栅极用电压VL驱动为低。这使得第一PFET 925截止且第二PFET 930导通(假定VH-VL足以导通第二PFET 930)。这使得第二PFET 930将节点945处的电压拉升到约VH。 [0056] 在输入时钟信号处于低状态时，第一PFET 925的栅极用电压VL驱动为低，且第二PFET 930的栅极用电压VH驱动为高。这使得第一PFET 925导通且第二PFET 930截止。 结果，第一PFET 925将第一PFET 925的漏极处的电压拉升到约VH。这一电压耦合到第二NFET 940的栅极，这导通第二NFET 940。这使得第二NFET 940将节点945处的电压拉低到约接地。 [0057] 因而，转换器910的输出处的经转换时钟信号具有约全电压摆幅(在VH与接地之间)。附加反相器可被添加到转换器910的输出以将经转换时钟信号反相。附加反相器可以在VH与接地之间被供电。将明白，图9中所示的电路仅是示例性的，且转换器可以使用其他电路设计来实现。 [0058] 低电压VL可由低压差(LDO)调节器来提供。图10示出了包括放大器1010和FET 1020(例如，PFET)的LDO的示例。参考电压Vref和节点1025处的电压被输入到放大器 1010。使用负反馈，放大器1010在使Vref与节点1025处的电压之差最小化的方向上驱动FET 1020的栅极，并且从而将节点1025处的电压调节到约Vref。Vref可被设置成提供期望的低电压VL(例如，使用带隙参考)以在阈下区域中操作逻辑。尽管LDO可适用于提供稳定VL，但LDO可能是低效的。这是因为至该逻辑的负载1030的电流必须通过FET 1020。 这造成跨耗散功率的FET 1020的IR下降，并且因此浪费能量。 [0059] 因此，在一些实施例中，低电压VL由开关电容器DC-DC转换器来提供。图11示出了根据本公开的一实施例的DC-DC转换器1105。转换器1105包括第一开关1110、第二开关1120、第三开关1125、第四开关1130以及电容器C。电容器C可包括来自时钟树的电容。 例如，电容器C可包括时钟树中的一个或多个电容器。这允许用于在时钟树中传播时钟信号的电荷被倾入低功率电源来在VL处操作逻辑，从而提供改进的功率效率。 [0060] 在图11中，相位Φ1可对应于时钟信号的高状态且相位Φ2可对应于时钟信号的低状态。在相位Φ1，第一和第四开关1110和1130闭合且第二和第三开关1120和1125断开。结果，电容器C耦合到VH，且电容器C的顶端被充电到VH。跨电容器C的电压被充电到约VH-VL。 [0061] 在相位Φ2，第一和第四开关1110和1130断开且第二和第三开关1120和1125闭合。结果，电容器C耦合在低功率电源与接地之间。假定VH-VL>VL，这使得来自电容器C的电荷被倾入低功率电源的存储电容器CS。该电荷向在VL处操作的逻辑的负载1140提供能量。负载1140可包括数据路径中的逻辑的负载(例如，缓冲器)和/或在VL处操作的触发器中的逻辑的负载(例如，反相器)。 [0062] 因而，DC-DC转换器1105中的电容器C的顶端处的电压在约VH与VL之间切换。 这允许电容器C包括来自时钟树的电容器，因为时钟树中的电容器也在VH与VL之间切换以操作高电压时钟信号210。因而，用来在时钟树中传播时钟的电荷可被重用来对低电压电源充电。时钟树中的电容器可包括时钟树的每一反相器的输出节点的电容，其中每一反相器被用作缓冲器。每一反相器可以在VH与VL之间对相应输出节点充电和放电以传播时钟信号。在输出节点被放电到VL时，电荷可被倾入低功率电源。 [0063] 在一些实施例中，来自时钟树的电容可有效地与电容器C并联。对于时钟的真信号，时钟树中的PFET驱动器可以像相位Φ1上的开关1110那样动作，并且在相位Φ2，时钟树中的NFET驱动器可以像开关1120那样动作。对于时钟的假信号，开关可有效地在相反的相位上操作。时钟树的电容可以共享与电容器C相同的顶部连接，但时钟树电容的底极板可分布在VL、接地以及其他信号之间。 [0064] 在以上示例中，时钟树中的每一反相器可以使用PFET和NFET来实现(其示例在图13中示出)，其中每一反相器导通相应PFET来对相应时钟树电容充电并导通相应NFET来对相应时钟树电容放电。在以上示例中讨论的PFET驱动器中的一些或全部可对应于反相器的PFET，且在以上示例中讨论的NFET驱动器中的一些或全部可对应于反相器的NFET。 因而，反相器的PFET可充当对相应电容充电(例如，到VH)的开关，且反相器的NFET可充当对相应电容放电(例如，到VL)的开关。 [0065] 电容器C的电容可被调整，使得每时钟周期放电到低功率电源的存储电容器CS的电荷量大约补充负载1140每时钟周期所消耗的电荷量。为此，电容器C可包括与来自时钟树的电容器并联耦合的可变电容器(未示出)。该可变电容器的电容可被调整，使得每时钟周期放电到低功率电源的存储电容器CS的电荷量大约补充负载1140每时钟周期所消耗的电荷量以维持期望的低电压。如果时钟树的电容不能向低功率电源提供足够电荷，则一个或多个附加电容器可被添加到电容器C。将明白，图11中所示的DC-DC转换器仅是示例性的，且DC-DC转换器可以使用其他配置来实现。 [0066] 与在阈值电压之上操作相比，在阈下电压处操作数据路径/逻辑节省大量功率。 然而，如上所讨论的，时钟是不可靠的。本公开的各实施例使用高电压时钟连同如上所讨论的解决定时问题的阈下数据路径/逻辑。然而，在高电压处运行时钟消耗更多功率。高电压时钟所消耗的附加功率中的一些如图11所解说且在上文讨论地被恢复并被用来向数据路径/逻辑提供阈下电压。结果是功率非常高效的解决方案，而没有以上讨论的定时问题。 [0067] 功耗可通过减小低功率电源电压VL来降低。然而，如果VL被减小过多，则该系统停止正确地工作。例如，为使触发器正确地锁存数据信号的逻辑值，数据信号需要在被触发器用来准入(clock in)数据信号的时钟沿(称为设立时间)之前稳定达一时间段。然而，在VL减小时，对应数据路径中的传播延迟增加。这是因为在VL减小时数据路径中的逻辑(例如，缓冲器)的速度减缓。最终，传播延迟增加到数据信号不能在触发器处及时安定到稳定值以满足设立时间条件的程度。结果，设立违反发生，且触发器可进入亚稳状态。因此，功耗可通过将低功率电源电压VL降至该系统正确起作用所需的最小电压(最低工作电压)而被最小化。 [0068] 图12示出了根据一个实施例的用于将低功率电源电压VL调谐到接近或处于系统所需的最小电压的电压以防止给定时钟频率处的设立违反的调谐电路1205。调谐电路 1205包括第一测试单元1208-1。测试单元1208-1包括正常触发器1210、测试触发器1220、以及异或(XOR)门1250。正常触发器1210是被用来锁存系统中的数据信号并将经锁存的数据输出给系统中的计算逻辑的触发器。测试触发器1220(阴影触发器)可被用来近似正常触发器1210所需的最小VL以防止设立违反，如下文进一步讨论的。测试触发器1220和正常触发器1210可以使用相同电路来实现，使得测试触发器1220模仿正常触发器1210。 [0069] 测试触发器1220和正常触发器1210耦合到同一数据路径1235的末端。结果，测试触发器1220和正常触发器1210处的数据信号的定时大致相同。测试触发器1220和正常触发器1210的时钟输入耦合到沿时钟路径1225的不同点，其中与测试触发器1220相比，时钟路径1225上的时钟信号在到达正常触发器1210之前必须传播通过延迟元件1227。结果，测试触发器1220接收到由正常触发器1210接收到的时钟信号的更早版本。时钟信号的更早版本提前约等于延迟元件1227的时间延迟的量。 [0070] 正常触发器1210的输出耦合至异或门1250的第一输入，而测试触发器1220的输出耦合至异或门1250的第二输入。正常触发器1210的输出还耦合到计算逻辑。在正常触发器1210和测试触发器1220的输出相匹配时，异或门1250输出逻辑0。这可指示触发器 1210和1220两者正确工作。在正常触发器1210和测试触发器1220的输出不相匹配时，异或门1250输出逻辑0。这可指示在测试触发器1220处已发生设立违反，如下文进一步讨论的。 [0071] 为了确定正常触发器1210正确工作的最小VL，在VL降低时，异或门1250的输出可被监视。最初，异或门1250的输出可以是逻辑0，从而指示触发器1210和1220两者正确工作。在VL降低时，数据路径1235的传播延迟增加。在某个时刻，在测试触发器1220处将开始发生设立违反但在正常触发器1210处不发生。这是因为测试触发器1220使用由正常触发器1210所使用的时钟信号的更早版本来对数据信号进行时钟定时。因而，尽管测试触发器1220可能开始经历设立违反，但正常触发器1210可能仍然正确工作。然而，这可指示如果VL再降低，则正常触发器1210也将开始经历设立违反。因而，测试触发器1220开始经历设立违反的电压可被用作正常触发器1210所需的最小低功率电源电压VL的近似以防止设立违反。 [0072] 在测试触发器1220开始经历设立违反时，测试触发器1220和正常触发器1210的输出停止相匹配，并且异或门1250输出逻辑1。因而，异或门1250开始输出逻辑1的电压可被用作正常触发器1210所需的最小低功率电源电压VL的近似以防止设立违反。 [0073] 如图12所示，调谐电路1205可包括多个测试单元1208-1到1208-N，其中每一测试单元包括与系统中的正常触发器配对的测试触发器以及耦合到相应测试触发器和正常触发器的输出的异或门。测试单元1208-1到1208-N中的每一者可以使用图12中针对测试单元1208-1所示的电路来实现。为易于解说，图12中仅示出了测试单元1208-2和1208-N的异或门。在操作中，每一测试单元1208-1到1208-N在相应测试触发器和正常触发器的输出相匹配时可以输出0，而在相应测试触发器和正常触发器的输出不相匹配时输出1。 [0074] 测试单元1208-1和1208-N可以分布在芯片上以测试芯片的不同区域，其可由于芯片上的工艺-电压-温度(PVT)变化而经历不同传播延迟。测试单元1208-1和1208-N可具有不同数据路径和/或不同数量的时钟缓冲器。 [0075] 调谐电路1205还可包括编码器1260和电压调整器1270。测试单元1208-1到 1208-N的输出耦合到编码器1260。编码器1260可被配置成对输出逻辑1的测试单元 1208-1到1208-N的数量进行计数，并且将计数值输出给电压调整器1270。电压调整器1270可以使用该计数值来确定最小低功率电源电压VL。例如，电压调整器1270可以逐渐降低VL，同时监视计数值。电压调整器1270可以在计数值达到阈值时停止降低VL。电压调整器 1270随后可继续监视计数值。如果计数值升高到阈值之上(例如，达某一时间段)，则电压调整器1270可增大VL，直至计数值落回到阈值。在这一上下文中，阈值对应于某一误差率(例如，由于设立违反)，且不应与晶体管的阈值电压混淆。 [0076] 电压调整器1270可以使用各种技术来调整低功率电源电压VL。例如，在VL由LDO调节器提供时，电压调整器1270可以通过调整输入到LDO的参考电压Vref来调整VL。 在VL由DC-DC转换器(例如，DC-DC转换器1105)提供时，电压调整器1270可以通过调整DC-DC转换器电容器(例如，电容器C)的电容来调整VL例如，电压调整器1270可以通过减小电容来降低VL且通过增大电容来增大VL。在这一示例中，DC-DC转换器电容器可包括用于调整电容的可变电容器。DC-DC转换器电容器还可包括一个或多个固定电容器(例如，与可变电容器并联耦合)。 [0077] 在一个实施例中，可变电容器可包括多个单独的电容器和用于独立地将各单独电容器切入或切出设定可变电容器的电容的电容器组的多个开关。在这一实施例中，电压调整器1270可以通过使用开关将各单独电容器中的一者或多者切入电容器组以达成期望电容来调整可变电容器的电容。通过相应开关被切入电容器组的各单独电容器对可变电容器的电容作出贡献，而通过相应开关被切出电容器组的各单独电容器没有贡献。 [0078] 现在将描述根据本公开的一实施例的用于调谐低功率电源电压VL的方法。首先，时钟频率可被设置成满足所需工作负荷。工作负荷可取决于对应系统的特定应用。例如，对于医疗设备中的系统，工作负荷可取决于医疗设备(例如，起搏器)监视患者心率的频率。 对于配置成在用户接口(例如，键区或触摸屏)上检测到用户输入时唤醒计算设备的系统，工作负荷可取决于该系统检查用户接口以发现用户输入的频率。 [0079] 在时钟频率被设置之后，低功率电源电压VL可被调整到对应于该时钟频率的最低工作电压。这可以例如使用调谐电路1205来完成。在这一示例中，电压调整器1270可逐渐减小低功率电源电压VL，同时监视来自编码器1260的计数值，并在计数值达到阈值时停止减小低功率电源电压。 [0080] 在一个实施例中，存储器(例如，SRAM和/或DRAM)可以在高电压时钟信号210的电压差之间(VH与VL之间)被供电。电压差可以高于存储器中的晶体管的阈值电压，从而使得存储器能以更快的速度操作。在这一实施例中，存储器中的NFET中的一者或多者可被反偏置以降低漏泄电流。例如，NFET可通过将NFET的体绑定到接地来被反偏置。这创建了源-体偏置VL，这降低了NFET的漏泄电流。 [0081] 虽然在以上讨论的示例中低电压VL被描述为低于阈值电压，但将明白，低电压VL也可以约为阈值电压，在这种情况下晶体管在阈下区域附近操作。这仍然可提供功率节省，尽管不如通过在阈下区域中操作晶体管所达成的那么多。如本文所使用的，晶体管的阈值电压可以指使晶体管进入强反型区域的栅极电压。 [0082] 图13示出了可被用作时钟路径和/或数据路径中的缓冲器的示例性互补对反相器1300。互补对反相器1300包括PFET 1310和NFET 1320。PFET 1310的源极耦合到电源(例如，VH或VL)，NFET 1320的源极耦合到接地或VL，PFET 1310和NFET 1320的漏极耦合到反相器1300的输出，且PFET 1310和NFET 1320的栅极耦合到反相器1300的输入。 [0083] 在反相器1300被用于时钟树反相器时，PFET 1310的源极可耦合到VH且NFET 1320的源极可耦合到低功率电源。在反相器1300被驱动为高时，PFET 1310导通并将相应电容充电到VH，并且在反相器被驱动为低时，NFET 1320导通且将相应电容放电到低功率电源，从而将电荷倾入低功率电源。在这一示例中，PFET 1310可以充当开关1110且NFET 1320可以充当开关1120。 [0084] 图14示出了可被用作缓冲器的另一示例性反相器1400。反相器1400类似于图13中的互补对反相器1300，并且进一步包括耦合在PFET 1310的漏极与反相器的输出之间的共栅PFET 1410以及耦合在反相器的输出与NFET 1320的漏极之间的共栅NFET 1420。共栅PFET 1410的栅极由DC电压Vb1来偏置，且共栅NFET 1420的栅极由DC电压Vb2来偏置。 [0085] 图15是解说根据本公开的一实施例的用于低功率操作的方法1500的流程图。 [0086] 在步骤1510，经由包括多个晶体管的时钟路径将时钟信号发送到触发器，其中时钟信号具有与高于时钟路径中的晶体管的阈值电压的高电压相对应的高状态。例如，时钟信号(例如，时钟信号110/210)可由时钟源(例如，时钟源120/220)生成。时钟路径(例如，时钟路径125/225)可包括包含晶体管(例如，晶体管1310和1320)的缓冲器(例如，反相器)，其中时钟信号的高状态与高于时钟路径中的晶体管的阈值电压的高电压(例如，VH)相对应。 [0087] 在步骤1520，经由包括多个晶体管的数据路径将数据信号发送到触发器，其中数据信号具有与低于数据路径中的晶体管的阈值电压的低电压相对应的高状态。例如，数据信号(例如，数据信号212)可由数据源(例如，数据源130)生成。数据路径(例如，数据路径135)可包括包含晶体管(例如，晶体管1310和1320)的缓冲器(例如，反相器)，其中数据信号的高状态与低于数据路径中的晶体管的阈值电压的低电压(例如，VL)相对应。 这允许数据路径中的晶体管在阈下区域中操作以降低功耗。将明白，步骤1520中的多个晶体管不一定是数据路径中的所有晶体管。 [0088] 在步骤1530，在触发器处使用时钟信号来锁存数据信号。例如，触发器(例如，触发器150)可以在时钟信号的上升沿和/或下降沿上锁存来自数据信号的数据值。 [0089] 图16是解说根据本公开的一实施例的用于调谐电压的方法1600的流程图。 [0090] 在步骤1610，经由数据路径将数据信号发送到第一和第二触发器。例如，数据信号(例如，数据信号212)可经由包括通过被调谐的电压供电的缓冲器(例如，反相器)的数据路径(例如，数据路径1235)发送。 [0091] 在步骤1620，在第一触发器处使用时钟信号来锁存数据信号。在步骤1630，在第二触发器处使用时钟信号的经延迟版本来锁存数据信号。例如，第二触发器(例如，触发器 1210)处的时钟信号可通过延迟元件(例如，延迟元件1227)相对于第一触发器(例如，触发器1220)处的时钟信号被延迟。同样，第一触发器(例如，1220)处的时钟信号可被称为第二触发器(例如，1210)处的时钟信号的早期版本。 [0092] 在步骤1640，检测第一和第二触发器的输出之间的失配。例如，可通过将第一和第二触发器(例如，触发器1210和1220)的输出耦合到异或门(例如，异或门1250)来检测第一和第二触发器的输出之间的失配。异或门在这些输出相匹配时输出逻辑0而在这些输出不相匹配时输出逻辑1。因而，在这一示例中，在从异或门输出逻辑1时，检测到失配。 [0093] 在步骤1650，基于检测到的失配来调整电压。在一个实施例中，芯片可包括包含第一和第二触发器的多个触发器对，其中可以在每一触发器对处执行步骤1610-1640。在这一实施例中，触发器对当中检测到的失配数量可被计数以产生计数值，并且可以基于该计数值来调整电压。例如，可以在计数值低于阈值的情况下降低电压。 [0094] 提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员来说都将是显而易见的，且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例，而是应被授予与本文中所公开的原理和新颖特征相一致的最广范围。